IP集成挑战上升

这不仅仅是光刻技术中把一个褶sub-28nm设计。随着越来越多的功能,特性,晶体管和软件添加到芯片,把芯片从门的压力迫使芯片制造商更多地依赖第三方IP提供商。

结果,如您所料,喜忧参半。块的数量迅速增长,创建自己的web的复杂性。因此,尽管知识产权可以和加快设计过程,管理知识产权本身的复杂性和越来越多的IP块之间的交互关系本身是一个挑战,是复杂的进一步通过IP重用和外部开发和内部开发的IP以摊销成本和提高投资回报率。

“通常有200到300 IP块和大量的静态存储器副总裁说,“哼哼Hingarth工程突触的设计。软件驱动的“IP来满足需求,RTL设计、验证和物理设计的观点。”

Hingarth指出,设计团队是利用更大的IP模块和子系统来帮助减轻这些问题,但问题是随着复杂性的增长。这是在物理IP世界尤其明显,在28 nm看起来很不同于20 nm。

一个新游戏
“20 nm确实是一个节点有根本区别的IP为一切——IP集成,着色,双模式,“让-玛丽•深色说,DFM和place-and-route集成产品营销主管导师图形。“20/16/14nm下面基本上是多模式设计的时代。任何在此之前,例如,28 nm,我认为有两个IP集成领域的挑战。一个是整体密度检查。”

密度检查通常从金属填充的角度来看。问题是IP供应商经常不知道IP是用于设计。通常的IP可以固定相对容易。但当多个IP块集成和设计团队运行全芯片密度检查,问题出现了。

在28 nm”,很明显,它仍是一个引人注目的问题。现在我们看10和7比28 nm的更加复杂,”深色说。

第二个挑战涉及光刻和如何确保特定的模式将打印正确的窗口过程。上下文应用的问题。“我们可以验证一个IP是干净的本身或在一定假设的是周围的环境,”深色说。但他补充道,“当你需要详尽看所有域的维度在上下文情况,确保你支付一切。”

营销主管吉姆•Lipman IP提供商Sidense同意,指出一个问题与收缩功能变化过程中,并试图解释的变化。“领带为可制造性设计,如何保持你的收益率(殖利率)当你有参数有一个比以往更广泛的传播从百分比来看,说,65 nm和45纳米。现在你去28日和20日finFETs和超越。这是一个问题。”

先进的物理IP节点要求
在先进的物理IP节点,当有人看着IP他们打算购买,通常有一个清单的意见和文件以及IP。深色指出,传统上,GDS的努力提供宏观的IP,它是全面的细节视图的IP。

“GDS是最终的参考,”他说。“你不能比GDS更多细节。但是当你使用和集成IP,你真的不操纵GDS,您操作抽象视图。这就是大多数地方和路由系统和芯片集成操作,因为它是小的足迹,大小的数据抽象。现在我们看到的问题是经常与高级节点,特别是颜色和密度要求,抽象的观点是不合适了。你无法真正有效地操纵一个IP仅依赖于抽象,所以我们看到的是一个妥协。人们会说,‘我不想操作抽象,我会操作完整的GDS。有很多的含义。系统必须能够操纵GDS完全,所以我们看到爆炸在文件大小在许多不同的领域。”

他强调抽象模型不能依赖于尽可能多的为物理表示所做的在过去由于密度、光刻著,染色等。因此,IP设计公司所面临的挑战是使IP很容易集成在许多不同的环境中。“在IP集成方面,仅仅依靠非常抽象的模型非常复杂,非常具有挑战性的,几乎不可能。”

一些IP完全synthesizable,简化了从一个流程节点移动到下一个。“唯一真正的控制因素是EDA工具和他们多好,”库尔特·舒勒说,负责营销的副总裁Arteris。

,还是…软件
尽管如此,也就不足为奇了,软的一面IP,可以归结为软件。ESL市场开发经理Shabtay Matalon导师图形的设计创造业务单元,使知识产权分为两类:IP包含软件,由软件控制和IP。

都有影响,他说。“我们知道最大的IP提供商之一是一个提供IP运行的软件,这是手臂。外围设备和记忆,这些都是不体现的IPs软件但需要软件。建立一个SoC就像是连接elements-IPs硬件,IPs的软件,解决异构或同构多核与不同的软件堆栈。一些工作涉及裸露的金属,最重要的一个操作系统。然后你组装在一起的一切。大会的复杂性和建筑失踪的事情,自定义块或配置硬件/软件或添加软件,真的是集成商必须应对的挑战。在一天结束的时候,他们想在几个轴:区分功能、性能,以及在许多情况下,低功率”。

让设计团队来完成这些目标,IP提供商需要提供超过RTL甚至RTL的SystemVerilogtestbench能够刺激的接口IP。“需要提供什么,是否由IP提供商或EDA供应商,是a模型抽象——基本上就是一个事务级模型,作为最低限度,应该包含的功能,这样你就可以练习的模型与具体的软件运行在最后的SoC和最后的董事会,”Matalon说。“我们几乎是在这方面,用户预计外围或任何IP将抽象模型,这样可以快速地运行软件和驱动虚拟样机”。

IP集成在这个更高层次的另一个方面是ASIC设计抽象,首席技术官超音速说,已经通过14 nm保护。尽管困难,预测的结束摩尔定律,还会有公司开车去高级节点。“许多人报道,每个晶体管的成本并没有下降。你去那里,因为有一个好处,你不能得到任何其他方式。我可以让我的芯片安装在一个死,我可以制造以合理的收益率或得到我得到的阈值电压塑造和控制finFET的技术,所以我可以做得更好的工程漏电电流是一个可接受的价值越低。有理由这样的驾驶人。基本上可以归结为能够把更多的东西在芯片上。”

双方的硬币
作为一个ASIC的供应商,eSilicon严重依赖IP提供商给他们时他们需要的类型的IPs有时多达四分之三的芯片来自IP从外部供应商,Patrick Soheili指出IP解决方案的副总裁和总经理。“无论是节奏还是Synopsys对此还是这个或那个,我们依靠很多块从外面进来,当你谈论500万美元,600万美元,700万美元或者800万美元finFET-type掩模成本技术而不是250万或300万美元或400万美元掩模成本28 nm,失败的代价是巨大的,甚至不考虑市场,你将失去的时间。固定成本的方面,这是不可思议的,更不用说通常与它的机会成本。验证的数量,描述和时间把这些IPs的IP供应商和在此基础上添加新的流程和技术的复杂性——双模式,等等——就增加了时间延迟完成所有这些工作还是准备这些IP碎片卖给像我们这样的人我们可以准备客户芯片。”

与此同时,他说其他几个趋势交错这些问题。首先,实验的成本上升,因此更少的公司能够做到。第二,总IP生态系统正在减少,所以选择的数量下降。第三,所有的挑战,ASIC厂商在处理IP供应商也挑战IP提供商。

“我们必须有效地资源大致的数量增加一倍,我们的布局,以适应双模式,和一些复杂性和着色的3 d世界而不是平面的世界,“Soheili说。“我们不得不买更复杂的工具,我们要做大,还要模拟和验证。我们现在有服务器农场,比以前大得多比过去做的模拟和验证。蒙特卡洛斯的类型,你必须跑,增殖,你要做的,是更复杂的。根据您正在使用的技术,不管它是台积电,还是GlobalFoundries联电或中芯国际,或任何人,也有一些来自动态变化他们此后因为他们没有成熟,取决于阶段,你开始建设。”

简化IP集成
先进的用户节点,根据约翰内斯·斯特尔的系统级解决方案产品营销总监Synopsys对此主要仍在快速变化的市场,有大量,特别是消费者类型的市场。“这些公司,如果他们在SoC业务,没有时间。他们有两个要求:他们没有时间,半决赛在这些市场必须向上看。他们必须花更多的时间思考如何OEM的芯片可以满足要求,而不是把时间花在如何完成它。完成这部分必须自动化越来越多,越来越多的外包——IP当然是它的一部分。”

这意味着对于IP提供商更准备的IP使它比过去准备使用。“在数字方面,这意味着如果传统上我们一块运来RTL你发货的客户,与文档,客户是要找出如何使用此IP,”斯特尔说。“这是真正的半决赛时仍有设计团队,会理解的IP。今天,如果你观察一个USB标准,例如,你看着进化,半导体公司的设计团队没有时间跟踪标准的演变。他们只是不知道的功能是新版本的标准,所以他们问我们,‘嘿,你船我们这个IP,你船我们文档,但是我们没有时间去读。帮助我们更多。”

这就是为什么Synopsys对此创造了它IP加速计划,其中包括一个更完整的视图的客户需求IP如预配置的参考设计。

史蒂夫•罗迪Xtensa产品线小组主管节奏,同样的趋势。“我们看到人们寻找更完整的包装或完整的实现。那个家伙想买一个PCI控制器和MIPI控制器当然想要编程API的一致性。‘我想让司机和我希望他们看起来一样所以我软件开发的房子可以有一些一致性不同的I / o我想填充在给定芯片。我不想要极大地改变我的中间件来处理不同的司机为不同类型的控制器。人们想要更全面的软件支持核心的复杂性和他们想要的一致性。”

在一天结束的时候,IP供应商和客户面临的最大挑战是IP质量和改进模型的一致性。他们必须同意IP块的质量要求,Hingarth说。“此举完全支持子系统IP添加了更多的复杂性,所以方法来管理这个。需要硬件软件合作设计支持与实现。一个关键部分是模型,允许软件开发。我们需要的是一个连续的虚拟样机模型来模拟,仿真和快速原型。通过这种方式,软件开发人员所使用的模型是直接绑定到实现。”

最后,更好的支持需要集成IP子系统与一个标准的方法控制系统级的功能。