下一个通道材料吗?

芯片制造商正在从平面晶体管一大步finFETs。最初,英特尔进入finFET生产22纳米,现在增加其第二代finFETs 14 nm。和其他铸造厂将进入finFET战斗在16 nm / 14 nm。

下一步是什么呢?芯片制造商可能会延长finFET架构10 nm和7海里,但这本身可能无法提供足够的性能提升。所以帮助使更快的芯片,该行业必须解决的一个关键环节整体finFET挠着通道的材料。

事实上,芯片制造商目前正在修订channel-materials努力在众多的挑战。一段时间,业界一直在寻找另一种材料代替硅的通道。仅在英吉利海峡,在7纳米硅可能失去动力。

最初,芯片制造商在两种材料类型,锗(Ge)和III-V在7纳米通道。通用电气和III-V可以提供流动性增加,指的是电子能以多快的速度移动的通道。但通用电气和III-V比此前认为的更加复杂,也许不是准备7海里。

相反,行业倾向于更进化的方法,与硅锗(锗硅)PFET和拉伸硅场效应电晶体。通用电气和III-V仍在运行,如果这个行业能在这一领域取得突破。

然而,芯片制造商面临一些艰难的决定。首先,他们必须决定何时迁移到新的通道材料。最明显的选择是7海里,但有些可能会一头开始和拍摄10纳米。其次,IC供应商必须找到合适的混合材料。最后,他们必须选择五种不同的方法之一来集成这些材料的工厂。五个竞争者毯子外延、选择性外延晶片粘合,冷凝,/ re-growth融化。

候选人是毯子和选择性外延,使用传统的epi工具结构生长单晶薄膜。说:“这两种方法都适合Ivo Raaijmakers ASM国际首席技术官,但判决仍出去。”

事实上,外延有时是一个缓慢而复杂的过程,促使该行业看看另一种方法。“其他方法可能会更符合成本效益,但是他们还没有准备好,”Reza Arghavani说,研究员林的研究。

跳的通道
一段时间,通道一直是一个热门话题。通道是一种导电区域连接源和排水装置。当一个MOSFET晶体管打开,门口电容器电场适用于渠道,创建一个逆温层。这允许少数运营商(洞PFETs,电子场效应电晶体)源极和漏极之间的流动。

通道的巨大的变化发生在90 nm,当行业引入应变工程在该地区。使用一个外延过程中,芯片制造商集成锗硅压力,或晶格扭曲,PMOS晶体管。反过来,这提振了空穴迁移率和驱动电流。

使用相同的外延工艺,芯片制造商正在向应变工程NMOS从20海里。NMOS晶体管需要拉伸应变,使驱动电流增加。

不过,今天的应变硅技术是在压力之下。“挑战是显而易见的。我们还能从硅得到改善吗?硅需要更多的压力,特别是对NMOS。pmo实际上是达到最大应力的极限,硅可以容忍,”研究员斯班纳说,先进的技术架构GlobalFoundries。

因此,芯片制造商可能需要在10纳米材料改变渠道或7海里。一次,领先的候选人是通用电气的PMOS和indium-gallium-arsenide (NMOS InGaAs)。通用电气3900 cm-square-over-vs的电子迁移率,比1500年cm-square-over-vs硅。40000 cm-square-over-vs InGaAs的电子迁移率。

通用电气和III-V快但难以实现。“增长InGaAs硅是具有挑战性的。晶格失配与III-V材料的最大障碍,”班纳说。“你可以做锗,但是它太激进的步骤。挑战在于有一个好的氧化锗。”

现在,该行业正在看一个更简单的方法。芯片制造商可能会使用汞灯PMOS 10 nm或7海里,根据公司和需求。NMOS的行业可能坚持拉伸硅,尽管通用组合可以运行。“硅锗而言,它已经生产记录,”亚当说品牌,晶体管科技集团高级主管应用材料。“所以,第四组的家庭将是重点地区不同通道材料在接下来的几个节点。仍有很多问题需要解决。”

例如,芯片制造商必须找到合适的硅和通用电气,这对pmo创造了锗硅化合物。Sematech为例,展示了好的结果,SiGe-based PFET,由75%的硅和通用电气的25%。

但它不是那么简单找到合适的比例。首先,通用电气有4%与硅晶格不匹配。在一个例子中,芯片制造商有锗硅通道,由一个小数量的通用电气。这个组合可能更容易集成在工厂,但它也可能只提供一个微小的提高性能。

在这种情况下,芯片制造商可能需要增加通用内容的锗硅混合来提高载流子迁移率。但这也可能添加更多的流程流的复杂性。最重要的是,芯片制造商可能也需要考虑增加finFET的翅片高度,从而提高设备的驱动电流。“这是一个权衡的材料内在的力量和翅片高度,“GlobalFoundries班纳说。

正确的流程
下一步是找到合适的工厂流集成材料。有两个主要approaches-blanket和epi选择性。epi的毯子方法调用材料表面变得无处不在。在选择性,epi材料只生长在选择表面的一部分。

这两种方法都使用epi工具是可靠的,但缓慢。在通用电气通道材料应用,epi工具的吞吐量大约10到15晶圆一个小时,据专家。“epi工具运行慢的原因是因为你必须要降低温度,以获得经济增长质量。这不是一个设备问题。我们正试图让极其精确的晶体和晶体需要时间来成长,“说应用的品牌。

毯子和选择性epi先进通道应用程序是可行的,但一些喜欢的一种方法。“如果你观察应变材料像锗硅在30%,这将是最有可能的一条毯子沉积。这是最简单和最可制造的解决方案,”品牌说。

选择性epi仍将源/漏的关键处理步骤和应变技术的应用。但目前还不清楚如果选择性epi先进通道应用程序会占上风。“选择性epi是好的如果你看着更换槽方法,”品牌。“但这实际上是比较难的一种技术。”

然而,毯子方法有一些缺点。有毛毯epi,芯片制造商可能最终沉积材料不必要的地区。在这种情况下,集成电路供应商必须腐蚀掉这些材料。总之,毯子epi可能有更多的流程步骤,可能使它更昂贵。

因此,选择性epi也是可行的。Imec,开发了这样一个过程III-V和其他材料。“在选择性的方法,实现匹配finFET架构。你与其他类型的混合和匹配材料。这就是为什么我们相信选择过程是最简单的实现,“副总裁说亚伦中国农历新年庆祝活动之前更换灯笼内过程技术和逻辑器件研发项目的主任Imec。”,但当你把这些材料到几何图形,他们与几何图形交互然后缺陷形式。这是更具挑战性的defectivity。”

鉴于epi的问题,该行业正在看另外三个methods-wafer键;凝结;和融化/再生。“领先的方法仍然是传统的epi增长。这是在我们的能力范围内,”林的Arghavani说。“所有的替代方法被提出,因为人们担心成本。”

晶圆键合涉及一个两步的过程。首先,芯片制造商模式通用电气层的捐赠晶片。晶片翻转和通用电气捐赠者晶片连着主要晶片。然后,捐献者在外延晶片删除发射过程。

的一大挑战是制造一个捐赠者晶片较低的缺陷。任何缺陷都将转移到设备。晶圆键合是一个很好的技术芯片组装,但未经测试材料前端集成。“今天,我们不这样做,“Arghavani说。“这不是铅的方法。”

冷凝法的目的在于PMOS和绝缘体(SOI)基质。在实验室中,IBM和GlobalFoundries设计3.3 nm finFET Ge-on-insulator紧张的过程。在凝结流,epi工具生长锗硅层SOI压力。然后,晶片经历了通用电气冷凝过程在一个给定的温度下,创建一个氧化层的顶部设备。然后,设备经历了另一个冷凝过程。

在另一种方法,一些人证明了通用电气的选择性生长外延层频道的硅基板。这是通过使用一个通用电气融化在一毫秒激光退火和再生过程。

“关于锗凝结,很有前途,“Imec的中国农历新年庆祝活动之前更换灯笼内说。“我们试图融化,再生的选择。问题是,锗不喜欢热。如果有微小结构,你融化,然后再生,问题是他们到处移动。这是一个问题。”

总之,该行业仍在权衡大量的材料和工具选择10 nm和7海里。锗硅和某种形式的epi似乎是早期的赢家,但有几个未知数。“有很多事情在进行中,”应用的品牌。“设备制造商仍看着并行多个选项。”