封装技术的选择受芯片间通信接口的影响。
领先的集成电路(IC)代工厂已经开始生产7纳米和5纳米晶圆，3纳米产品认证正在进行中。晶圆成本持续飙升，因为高晶体管密度需要更昂贵的工艺来制造它们。即使随着新节点的出现，缺陷密度可以保持相对平稳，单位面积的硅成本也会非线性地增加。这些经济学已经把一种新的包装技术直接放到了对未来产品架构的讨论中。
新型硅节点所提供的惊人的晶体管密度和时钟速度正被考虑用于性能至关重要的功能性应用。但是一个典型的高性能芯片的所有其他领域，不需要在最新的硅节点上提高性能呢?
异构包装一直是行业的答案，使一个设计很长一段时间以来一直是圣杯的方法，但直到最近才变得实用。原本是单芯片的片上系统(SoC)的一部分，正在从同质设计中雕刻出来，并在更小的独立硅模具中创建。第一个趋势是删除与内存通信的输入/输出I/O块，以及长到达串行/反序列化(SerDes)类型。
这就创造了一个电气、功能、物理的构建块景观，IC功能块可以被反复验证和重用。就在几年前，以这种方式将原始投资分散到更多的终端设备上几乎是不可想象的。
业界开始了这一最新的演变，2.5D Through Silicon Via (TSV)产品，这些产品允许非常高密度的DRAM存储器或高带宽存储器(HBM)与特定应用IC (ASIC)在同一个IC封装中实现。现在，作为功能块，这些电路项目正在从soc中移除。例如，作为独立硅芯片的中央处理单元(cpu)、gpu、通用计算和高速IO块等等。
为了解决这些问题，已经开发了一些关键技术，用于将几个或多个模具集成到一个高性能的离散模具集合中，无论是逻辑还是逻辑内存或其他。这些发展包括使用传统封装基板的高密度多模产品，即所谓的多芯片模块(MCM)倒装芯片球栅阵列(FCBGA)，以及非常精细的结构，如2.5D TSV和高密度扇出(HDFO)产品。使用基板的新型芯片集成斯威夫特(S-SWIFT)技术现在正在合格。S-SWIFT HDFO解决方案允许细线路由到2微米线和2微米空间和6层结构。这种模块制造技术在过去3年里得到了发展，并进行了升级，以实现芯片和HBM存储器的集成。S-Connect是HDFO和桥接产品的结合，目前处于内部认证阶段。
哪种选择集成电路封装使用小芯片实现异构结构的技术在很大程度上受到小芯片之间通信接口的影响，参见图1。在许多应用中，具有100秒或1000秒IO的高速并行接口是首选，这需要高密度互连，例如2.5D TSV，它使用硅中间体或高密度扇出(HDFO S-SWIFT)，或桥接技术(S-Connect)。
图1:模对模界面选择。
S-SWIFT采用铜细线光刻和有机介质，实现了高水平的信号路由密度，现场制作。S-Connect更谨慎地使用了相同的高密度RDL技术，但增加了高密度桥接，以帮助实现芯片之间的超高密度路由。三维叠模利用Cu杂化键合所提供的超密垂直模对模互连也将在未来补充2D集成。
这些包装技术的前景是光明的。仅去年一年，用于芯片2D集成的新产品设计就增加了4倍。随着Amkor继续在异质IC封装路线图上取得进步，改进的硅架构灵活性、芯片重用、缩短的上市时间和更低的总体成本继续推动封装行业的创新。
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