为什么大数据技术构建高效芯片至关重要。
自动化解决复杂设计问题的过程中,传统的方法是把它们分割成更小的、易于管理的任务。对于每个任务,我们已经建立了最好的解决方案随着时间的推移,我们不断完善。此外,我们有管理任务通过定义边界或边缘之间的相互依赖关系;这些往往是最好和最坏值用来量化的影响其他任务在当前任务得到解决。
这个工作只要相互依赖性很小或相对统一的设计。我们可以实现设计关闭和有信心,名义上的优化设计。然而,我们经常被忽视这一事实的范围内实现了这种优化margin-driven方法。因为这些最好和最坏值定义了一个“盒子”,最终的结果是迫使被诬陷和限制在这个盒子。这种限制阻止我们实现其他潜在的更好的解决方案和优化,可能是可能的。
当然,这并不是大多数设计师一个惊喜。如果你考虑一个多维优化问题,你可以有两种方法。当前的方法是优化一个维度,依靠其他维度的最好和最坏值。结果将是一个名义上的解决方案,但最有可能不是最优的一个。理想情况下,你想同时解出所有的变量,开车向各自的最优值。实现设计闭包使用后一种方法几乎是不可能由于时间和所需的计算资源。因为几乎所有的设计自动化软件今天是架构使用数据库和数据结构+ 20年前在单独的机器上工作,他们不会让自己分配问题在多台机器上,每个国家都有多个核心。性能扩展很快浸透。
SoC (SoC)或asic上创建先进工艺技术,有很强的定义体系结构之间的相互依赖关系,应用目标,布局风格,功率输出网络设计、热签名,等等。也没有真正芯片之间的边界,包和系统,即使我们分别设计。这些相互依存效应既没有统一的设计也不会小。所以考虑这些元素的传统方法是相互独立的,解决他们通过最好/最坏值模拟的影响不再是一个可行的方法,特别是如果一个是寻求优化和降低设计成本(大小)和设计进度。
让我们看看电网设计和电压降的签收为例。今天一个设计团队可能分区结果阈值15%噪声为10%的芯片,3%包和2%的董事会。他们会分析设计只有很小一部分的操作模式,以弥补他们缺乏签字的报道,他们将over-simulate并垫结果添加额外的保证金。在早些时候,电压水平(1.2 v)说,这种方法相当有效,但导致过多的电网宽度和增加de-caps的必要性。尽管设计将满足其性能目标,这将是比需要和可能晚了。
finFET-based设计这完全改变,因为这些设备开关更快,创造显著高于di / dt水平从每个转换事件。他们也更密集,造成相当大的局部电力激增。当这是寄生结合增加铁路(对芯片和包/ PCB),一个可以有25%到30%的峰电压波动的500 mV供应。更重要的是,没有保证这个噪音是最糟糕的,看到的,从分析是基于有限的模拟场景。你唯一是严重过多通过创建rails和大宽通过阵列芯片,或多个功率飞机包密集阵列的疙瘩。这将膨胀基片面积(成本)和明显复杂化关闭(时间表)。
您将看到类似的问题在其他领域。在可靠性分析中,EM和ESD强耦合的温度。今天的模拟中使用的方法相反,热影响远非制服跨越模具和现实的用例。时钟抖动和电源电压之间的耦合噪声变量(也在死亡和用例)是另一个例子。在这些情况下,问题不在于我们缺乏分析工具,但是我们缺乏方法有效地模型耦合仿真环境中的相互依赖关系。理想情况下,而不是分析/优化一个维度和沉降无论什么最佳是可见的,我们可以探索多维空间和找到一个大大优越的优化,对于这种情况,会导致路由优化资源,包路由、热冷却等。
你可能会说,这不是一个大问题。当然,你要离开桌子上的东西,但你得到一个可行的结果在一个合理的时间,所以一切都很好。但这“可行的”结果是越来越不可行。在电压降的例子中,模具尺寸明显扩大,可能需要你更多的工作时间。更糟的是,如果你没有over-margin足够,你可能无法预料的可靠性问题。这些问题只会变得更糟,设计时间表的要求也更加迫切,超低电压操作变得越来越普遍和技术继续规模。
EDA软件架构的解决方案用于解决这些设计问题本质上是有限的,迫使妥协,为了满足日益增长的规模和复杂性的设计。此外,这些软件解决方案强加严格的指导方针所需的计算资源。面对这些挑战,设计团队将被迫继续划分他们的任务和使用利润更加聚集在他们的设计。当他们被要求减少芯片尺寸和拉在他们的设计进度,可用方法的限制将迫使他们过多,没有必要预防失败场景导致开发周期延长。
现代SoC或ASIC比大数据是不复杂的问题正在解决定期使用创新EDA之外发生。为我们解决这些复杂multi-physics电源噪声耦合的问题,信号完整性、热/ EM / ESD可靠性和EMI / EMC合规,同时减少chip-package-system成本,必须要考虑和利用大数据技术。这些技术可以使无限的可伸缩性进行快速设计多变量分析和弱点反馈商品计算资源驱动多域设计优化。
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