封井工具控制电运移

马克·拉佩德斯著
向28nm及以上节点的转变，使半导体制造业的互连重新成为人们关注的焦点。

在芯片缩放中，互连中的最大问题是电阻-电容(RC)。另一个有时被遗忘的问题是电迁移。IBM研究员、IBM公司BEOL技术战略经理Daniel Edelstein说:“电迁移在设备扩展过程中变得越来越糟糕，有些问题正在成为限制性问题。”

电迁移是指电流流过导体时原子的位移，它会导致器件中的空洞和故障。为了抑制方程互连部分的电迁移，芯片制造商通常在双大马士革结构上使用封盖或蚀刻停止层材料。

但是一些人警告说，先进设计的传统材料覆盖层——氮化硅碳(SiCN)和铜合金——可能在20nm及更远的地方耗尽蒸汽，这促使人们需要一种新的解决方案。应用材料公司金属沉积产品全球产品经理Sree Kesapragada表示:“在20nm技术上，客户将不得不咬紧牙咬。”“铜不能很好地粘附在电介质层上。纳米oline需要钴。”

事实上，在先进的设计中，有几种新的封井层可供选择。一种解决方案是以某种方式扩展当前的材料。另一种选择是Lam Research的化学沉积技术，该技术可以沉积钴钨磷化物(CoWP)或相关材料。至少有一家32纳米晶圆代工厂已经开始生产。

应用材料公司(Applied Materials)的原位金属/介电工具技术是一种更新的选择，可用于沉积钴和siich。据说与钴相关的材料可以将电迁移寿命提高一百倍。

互连中的电迁移
从长远来看，现在判断哪种封井技术会占上风还为时过早。盖层过程发生在双大马士革流中形成互连的过程中。互连本身在每个节点上变得更加紧凑，导致不必要的RC。为了解决这个问题，该行业必须在两个方面取得进展:金属化和低k电介质．

双大马士革流包括以下步骤:通过和沟槽图案，阻挡层和铜籽沉积，电镀和化学机械抛光。使用沉积技术，该过程的最后一步是添加盖层。这是因为铜线和盖层之间的界面容易发生电迁移。

在90nm节点之前，集成电路制造商通常使用氮化硅(SiN)作为覆盖层材料。在130纳米和90纳米工艺上，芯片制造商也转向了低k材料。问题是SiN的介电常数是低k薄膜的两倍多，这影响了堆栈的整体有效k值。

这进而促使芯片制造商转而使用SiCN材料作为覆盖层，以降低90nm左右的电容。SiN的介电常数为7.0，而SiCN约为5.0。

GlobalFoundries先进技术架构主管Subramani Kengeri表示，对于45nm和40nm节点的互连来说，电迁移成为了一个更大的问题。因此，为了帮助抑制电迁移，许多芯片制造商使用物理气相沉积(PVD)在铜种子层中沉积了一小部分材料，如锰。锰或其他类型的合金与SiCN一起工作。实际上，这些类型的合金“找到了通往顶部的路，就像一个盖层，”IBM的埃德尔斯坦说。

在32纳米及更远的工艺上，芯片制造商更倾向于扩展SiCN和合金工艺，而不是转向新的工具技术和材料。应用材料公司的Kesapragada说，这种方法的问题在于，有些合金“会扩散，有些则不会。”

下一个重要的材料是钴，因为它能很好地附着在铜上。在结构中，集成电路制造商仍将使用SiCN作为外部金属覆盖层。一层薄薄的钴作为铜和硅氢硅之间的界面。钴有助于抑制电迁移，但它增加了成本。

新的解决方案
钴正受到一些关注。在其32纳米处理器上，amd采用了基于Lam Research化学沉积工具的CoWP覆盖层。这些工具位于GlobalFoundries内部，该公司正在为AMD代工制造处理器。

化学镀是在化学还原剂的帮助下沉积材料的一种工艺。Lam的化学工具的起源可以追溯到开发这项技术的初创公司Blue29。Blue29的原始投资者之一是KLA-Tencor。

2004年，KLA-Tencor与Dainippon丝网制造有限公司成立了化学工具合资企业，并投资了Blue29。但在2006年，KLA-Tencor退出了该合资企业，随后，Lam Research获得了Blue29的知识产权。

林研究公司(Lam Research)企业技术开发组首席技术官戴维·海姆克(David Hemker)说，化学沉积技术“已经在32纳米工艺上投入生产”。“化学化学的美妙之处在于它是有选择性的。它也更灵活。”

化学镀可沉积各种材料，如CoWP、磷化镍钼(NoMP)等。“关于电迁移的话题，有很多方法来解决它，”Hemker说。“有很多变体。这是集成和性能之间的权衡。”

根据IBM和应用材料公司最近在加州圣何塞举行的国际互连技术会议(IITC)上发表的一篇论文，化学方法增加了加工步骤，增加了晶圆成本。在论文中，两家公司还描述了应用材料公司正在开发的另一种用于20nm及以上工艺的封盖层选项。

在一种可能的方法中，封盖层可以由两台独立的机器处理。一种工具提供SiCN金属覆盖层。一个单独的系统为界面层沉积钴。这种方法的问题是结构可能遭受氧化。

根据论文，Applied公司提出将金属和介电覆盖层沉积结合在一个单一的真空平台上。SiCN层将在一个腔室中提供，而钴材料将在一个单独的腔室中沉积。

在一项实验中，使用32纳米CMOS测试载体制作了图案化晶圆。该测试是在约50nm宽的线和间距以及1.5nm和3nm钴膜的铜结构中进行的。与不使用钴的方法相比，该方法的电迁移寿命延长了5到10倍。进行模块级时间依赖性介电击穿(TDDB)测试。根据该论文，它证实了在原位旋盖过程中没有发生线对线介电击穿。