2.5 d惊喜和备选方案

半导体工程坐在讨论先进包装问题胡安·雷伊的高级主管工程的口径导师图形;最大最小、高级技术经理三星;和丽莎Minwell,eSilicon的IP市场营销高级总监。以下是摘录的谈话。

SE:现在,我们看到真正的2.5 d和扇出设计,出现什么样的问题?

Minwell:有相当多的问题,我们预计发生,特别是在供应链和不同种类的插入器不管这些是有机硅。处理,采取了从2011年到今天。我们终于到生产环境中。

最小值我的重点是2.5 d。我们开始几年前到,不是芯片-HBM。尽管如此,我们还是有一些经验,我们没有看到任何重大技术问题。我们正在努力达到100%的收益率,但仍然有一些小问题来解决。有些人还没有准备好大容量产品。

雷伊:供应链的问题之一涉及到公司交流的方式。他们中的一些人有很好定义的此后用于新技术。当你不得不合并两个社区包装社区与社区的设计开始看到一些不同。集成电路设计师用于一个特定的方法,而不是一模一样的包装。包装社会上有更多的灵活性。我们想谈谈合作设计的芯片和包。在这一点上,给他们的信息使用的设计工程师计划工程师,他们希望它们运送包裹。这是一个瀑布式方法。如果你有铸造,工作沟通和方法已经存在。包装的房屋,它不。我们看到一个需要快速成熟的关系。它必须设计师中获益。 The designers are used to following a methodology. This needs to extend what they’re doing now with rules and PDKs.

Minwell:插入器的整个概念设计本身需要工作,从电源完整性分析信号完整性分析。这是人们学习曲线。他们也试图做的不仅仅是连接到外部存储器。这也是一个到连接。他们试图弄清楚什么类型的IP use-combo PHY IP可以配置为沟通外部内存堆栈或到另一个芯片。现在我们绞尽脑汁。

SE:权衡都有什么?

Minwell:我们的目标是拥有更高的带宽和更低的权力,而不是两个封装芯片与它们之间的延迟。他们想一个包中添加更多的带宽,降低延迟。同时,他们想要有这个应用程序特定的产品可以即插即用,是否有一个DRAM堆栈。如果他们担心DRAM堆栈的成本,他们可能有一种低成本的产品以及成本较高的产品,他们在DRAM拉。

最小值:问题是外部存储器和内存。外部内存需要一个非常大的司机开车大量数据到外部接口。需要一个更大的芯片尺寸,特别是对于芯片I / O。I / O本身很小,但信号旅行了很长一段路。2.5 d插入器这是硅的过程,而是一个硅插入器仍然是非常大的。你有一个大R但是小c。因为你有一个性能下降。很多人玩着这些数字,因为他们不能玩的厚度。厚度是此后的一部分。这是我们要如何与金属介质。我们让他们知道设计规则。 Then the customer will tell us what they want—copper, wider, metal layers, or whatever they want to do.

雷伊:其中一些技术走向成熟,是很好定义,和一些很好定义的细分市场。但这些还不成熟的过程。所以我们发现自己做很多研究,以找出可能出错。寄生效应的中心的一些我们正在做的事情。在耦合电容是插入器和芯片。通常情况下,我们做了很多在这个地区活动。我们仍在做研究。

SE:所有这些问题表明技术上正在取得进展。但是我们如何减少插入器的成本,设计和整个包?

Minwell:现在,如果你看看高端系统的插入器的成本,它不是一个大问题。它占总数的20%或更少的芯片。但这是一个额外的插入器和组装成本。当你看更小的芯片,我们的进步更多的使用者应用程序,这是太昂贵的。有几个供应商致力于新技术。

SE:如有机插入器?

Minwell:是的,以及扇出wafer-level包装。最近有很多的研究。这承诺。困扰我们的一件事是IP-especially模拟和串并收发器IP的可用性。很多的努力能够移动IP技术从一个节点到另一个。在28 nm充分验证的时候,就能够使用IP作为瓷砖28 nm将是理想的。它将解决很多IP可用性问题。

SE:但如果你看的所有实现2.5 d和扇出到目前为止,然而,所有的IP,记忆和逻辑都来自同一个流程节点。

Minwell:那是真的。但我们觉得,如果我们可以得到所有的包装和材料,成本会在价格点,让瓷砖的可能性。但这就带来了另一个问题。你如何市场瓷砖?谁来市场,出售这些瓷砖和描述他们吗?现在你移动的抽象级别。而不是将它移植到一个技术节点,所有的EDA工具去验证它,现在你有一个已知的好死。你搬的抽象级别,但没有来照顾。

最小值:硅插入器在一个包是昂贵的。我们正在考虑去除硅插入器和使用其他技术。一种方法是扇出wafer-level包装。也有2.1 d与有机基质。我们仍然有一个已知的好死衬底。但技术本身仍处于开发阶段。我们仍在2.1 d和扇出wafer-level包装。

雷伊:从我们的角度来看,我们需要准备好帮助工具集。我们一直在这些方向通过展望未来更大的研究项目。我们一直使用Leti在法国,整个想法是考虑不同类型的硅插入器插入器和宽阔的I / O和活跃,几个元素放置在插入器。我们将继续与他们合作在其他更多的异国情调的类型的项目。很有可能会延长硅光子学。我们想促进流动,他们试图理解工具如物理验证可以扩展。所以我们的重点是如何扩展技术在不增加成本。

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