2.5 d成为现实

半导体工程坐下来讨论2.5 d和先进的包装,最大最小值,高级技术经理三星;罗伯•艾特肯,一个手臂研究员;约翰Shin,副总裁迈威尔公司;ASIC营销主管比尔•艾萨克森eSilicon;高级主管弗兰克铁产品管理内存和接口IPRambus;工程集团主管和布兰登·王节奏。以下是摘录的谈话。本文的第一部分,点击在这里。

SE:这个2.5 d的兴趣高涨引发了什么?多年来,这是一个讨论的话题,但才刚刚开始获得牵引力。

艾萨克森:内存带宽。

铁:形式和内存带宽是两个司机。

艾特肯:你可以辩称,HMC(混合内存立方体)是一个触发器,。宽的I / O几乎是一个触发器,但它没有。HMC增加带宽能力。这不是正是每个人都想从成本的角度来看。但这绝对是指向正确的方向,也许有一种方法通过替代方式实现我们想要的。

最小值:有一个担心HBM模具尺寸会很大,这将使得它无法使用。但HBM死大小是可控的。这就是为什么现在很多人都在跳。

铁:有关死的大小和成本的所有权的解决方案。如果你只是提供一个芯片,然后你可以船舶芯片给客户。但现在你已经有了一个内存厂商,SoC供应商,插入器供应商。你怎么测试,内存?如果有什么优惠,谁负责吗?现在有针你身体不能去了。三、公司必须一起工作,所以你必须得到所有这些公司一起讨论。如果休息,没什么好。

SE:真的是任何不同于我们处理知识产权行业。东西了。

艾特肯:有一个微妙的差异。如果你把27个IP块放在一个芯片,最后的结果仍然是你的筹码。如果你买5芯片来自5个不同的供应商,这些5芯片是单个产品。的人让他们必须保证他们工作。成本是整个收益率问题的一部分。你如何产生?你怎么测试它?保证一个芯片就会弹出另一边工作吗?回答所有的问题是不同的物理事物比IP。

王:IP作为SoC遵循相同的过程。处理不同的产品,但是如果你像记忆或传感器,他们有不同的分布,当你把它们放在同一个包中最糟糕的一个主导。的ASIC设计保证了设计结果在一定的速度。这是一个非常高的分布性能。当你将死去,它可能不够好,但不是speed-tested。如果你把一个σ5或10-sigma速度分布到一个基本的包,这是一个浪费的高质量商品。有不同的质量和产量。第二个问题是供应链。如果你想想记忆作为一种商品,有这么多不同的质量。如果你来源记忆的通道可能比从一个不同的供应商有非常严格的规定。 Any integration always draws in any variation you have between the different pieces.

艾特肯:回到IP工业。二十年前没有统一类型的测试方法对IP和现在。每个人都同意,如果你想把一个SoC在一起,然后每个人都同意你必须遵循标准测试实践。20年后每个人都可能会同意标准包集成实践所以没有人证明10-sigma例外。

艾萨克森:我们没有这样的奢侈。我们一个ASIC提供者。我们一个完整的系统在一个包卖给我们的客户一个商定的价格。如果收益不佳,对我们来说这是一个问题。但我们有足够的时间投入和经验来了解这些系统的行为,你要如何设计和测试它们,以确保你有东西是什么类型的可预见的成本结构构建它时你将会有。当我们进入更高的生产,我们将遇到问题我们没有见过的。你不能调查所有的针,所以你需要给这个严肃的思考如何斜坡,你将如何调试它。这绝对是至关重要的。

铁:你对最终客户负责,但是你在供应链仍然受到这些影响。你方便最终客户,但你仍然要处理它。

艾萨克森:绝对的。但你的时间和精力投入理解最终产品将是有回报的。有很多地方建立插入器和asic,让他们包装,他们都有不同的影响最终产品你会有多少工作之前你要放入产品磁带。这可能意味着测试芯片和额外的模拟,但它有影响。

SE:迈威尔公司是怎么处理这些问题呢?

胫骨:我们需要确保我们有一个良好的互连所以我们可以灵活地将不同芯片在一起不用担心接口问题。这就是为什么我们选择使用自己的互连。麻吉的架构我们可以一起混合各种芯片。我们可以选择PCI Express或USB功能相同的接口。

SE:但是你如果出了任何差错,只能怪你自己,对吧?

胫骨:是的,这是正确的。但是我们也需要集成内存,这对每个人来说都是同样的问题。你必须确保在一定质量和整个产品测试。所以我们仍然要负责我们的产品,这是一个巨大的挑战。我们谈论的是两种包装。一个涉及两个死于一个包或多个包死。这是一个例子。在另一起案件中,我们谈论的是芯片单独行动。但如果它是一个一体化的方案,我们必须确保它适合我们的客户。

在三星SE:它是相同的吗?

最小值我们使用一个混合。任何人都可以与任何设计选项。为2.5 d,我们许多选项是开放的。我们知道如何使晶片。我们可以做包装。但是我们不做系统级的集成。

SE:回到几年前,他们的想法是,2.5 d加速投放市场的时间。这是真实的,还是当我们进入这个比人们最初认为它看起来不同吗?

艾萨克森:视情况而定。如果你说的HBM,没有加速。可能有一个复杂的ASIC坐在那里,并行和我们做复杂的包装设计。加速场景当我们讨论结合现有的芯片,或者当我们非常大,复杂的ASIC,而不是做一个400 mm芯片我们用小瓷砖。时间tapeout将更快的上市时间和更快。

铁:这是将其它成本的权衡。

胫骨:人们需要开发一套主要的功能。一旦你开发这些功能,你可以开发其他功能可能规模小得多。我们将受益很多在这种情况下上市时间。

艾特肯:我仍然怀疑有某种模块重用chiplets在整个系统。HBM是情况很明显,人们需要更多的内存,所以将他们是有意义的。在很多ASIC的上下文中,ASIC确实一个非常具体的事情。如果你能把它分为四块,太好了。如果有一些你想重用以前的功能,这很好。但是我们已经可以做到在一个IP模型中,无论如何。我不知道2.5 d本身买你很多。

艾萨克森:有几个有意义的场景。如果我们看看我们搬到新一代IP,所有的IP前进。它可能只是占据了外围,但它具有几乎相同的功能,因为它在年长的节点。包括高速数据转换器,高速串行接口。

艾特肯:是的,虽然你有沟通。

艾萨克森:我现在看到的挑战。今天没有标准化的接口chiplets。

胫骨:这就是为什么马维尔定义接口之前麻吉产品线。我们可以混合所有这些芯片在所有这些不同的技术。所以我们可以移动CPU最新流程节点,但离开所有这些其他职能的老技术。你不需要重新SoC集成所有这些产品。这是一个巨大的储蓄。

艾特肯:这是一个潜在的优势。我的问题是,如果你看一个给定的死去,它由n ^ 2的晶体管数量每节点但接口的能力仅能直线上升。你会遇到互连局限性相对迅速,然后设计分区的挑战。

王集成:有两个极端。一个涉及大规模SoC块。这是下一代的3 d。它提供了更自然的不同区块之间的通道。仍有多个模具,堪比一个SoC的可伸缩性和大小。另一个极端是异构集成。是有意义的对物联网和衣物,许多公司将竞争成本。他们仍在寻找杀手级应用的阶段。其中一个将会出现在接下来的一两年,然后他们就可以开始整合。这就是竞争将搬到一个基于成本的竞争。 With heterogeneous integration, there is less integration for flash memories, sensors and MEMS. Those won’t move to TSVs because of cost. Automotive also will likely have a flash memory within the same package. That will provide a way of integrating at a lower cost.

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