UVM接下来是什么?

基础设施的芯片验证做今天是过时的和有限的范围。设计已经迁移到新的方法、标准和工具,介绍了处理异构集成更多的定制,增加了复杂性。

验证方法开始出现后不久SystemVerilog的释放。最初他们是为了引导顾客到他们支持的语言的子集。为了吸引他们,类库提供了一些testbench的预构建块。随着时间的推移,这个类库变得更大、更完整,同时,供应商管理支持的所有SystemVerilog语言。这意味着该行业留下了大量的类库和相关方法——URM, RVM, VMM, AVM,嗯,OVM技术最后,他们所有人的融合UVM——通用验证方法。

但UVM并不是非常普遍的。首先,所有的方法都是当所有的构想验证进行了使用模拟器。而模拟开始进入中国市场,它们只是被视为一个更快的模拟器与局限性。中的所有其他验证引擎现在常见的使用被视为边缘验证工具,包括形式验证。

此外,系统已经发生了重大的变化在过去的十年。这些验证方法被设计来验证这一块将螺栓到处理器子系统。不打算成为一个处理器子系统验证工具,只有额外的逻辑。今天,处理器与子系统之间息息相关,和一个系统是由众多子系统,这样UVM支持不了对整个验证的任务SoC。

在光谱的另一端,混合信号设计变得越来越盛行,模拟部分的系统一直使用旧的语言基础硬件描述语言(VHDL)和Verilog。只有现在他们开始认真地看SystemVerilog的问题,和验证方法都没有认真考虑过如何验证模拟部分。

也许是时候重新思考UVM,正成为一个活跃的讨论在社区内。在设计自动化会议上,今年Accellera标准机构的驱动力SystemVerilog UVM,举行了早餐盘,问哪里UVM将在五年内。这些想法和用户交互都包含在这里的想法来自其他行业的领导者。

一个剂量的现实
有时事情就变得太复杂。“SystemVerilog是巨大的,所以出现多个库和方法提供指导方针和护栏上如何有效地使用它,”汤姆·安德森指出,负责营销的副总裁Breker。“结果已经被许多验证团队采用UVM此前无法或不愿意拥抱SystemVerilog及其先进的技术。”

沃伦•Stapleton AMD高级研究员说,我们在这里是因为它的成功。“我们不再需要讨论人们如何采用或有什么问题。很多合作的结果,和工程师在我们这样的公司已经在非常深的层次得到它。现在我们需要考虑如何让它更普遍。”

使UVM更普遍会有很多新的挑战。“我们干得不错的方法向全球观众验证支持基本约束随机算法,”丹尼斯Brophy说,战略业务发展总监导师图形。“它停止。我们得知系统转化为系统的系统变得更大、更复杂,它可能有一个断裂点,支撑你所有的验证约束随机技术是不充分的。”

Brophy指出UVM采用率最快的EDA标准,和只花了大约五年达到显著的市场渗透。哈里·福斯特首席科学家验证导师,负责管理威尔逊验证研究,说将采用UVM在75%左右,尽管这一趋势似乎是压扁。

它也有一个巨大的影响验证。“UVM催化剂提高水平的讨论和提供了工具,以便工程师做好核查好,”乔纳森说布罗姆利,验证Verilab顾问。“这鼓励他们提高他们的游戏。”

不断变化的风景
而验证技术被视为前进的速度比设计,验证仍难以跟上。“有一些限制,我们开始考虑跨平台和编写post-silicon刺激,仿真,FPGA原型、虚拟的平台法里斯说,“以及模拟Khundakjie,高级技术主管英特尔Accellera和椅子便携式刺激工作小组(PSWG)。“这就是我们开始看到挑战。诚然,UVM成立之前,这些平台存在和UVM集中轮模拟。

安德森点到另一个弱点被许多业内人士感觉。“UVM定义项目之间可重用的验证组件但提供多少帮助,如何结合testbenches从IP块testbenches子系统和系统。今天很多需要重写。UVM仅定义如何处理设计的输入和输出。它不提供任何指导如何处理嵌入式处理器上运行的代码或如何与testbenches同步代码”。

Stapleton完全赞同这个限制。“虽然UVM奇妙的IP水平验证和已经建成的一些特性,使它聚合到更大的事情,它开始失去蒸汽当你看真正的全系统的验证工作。”

IEEE
UVM发展放缓的部分原因是由于一个分心。“我们在Accellera工作了六、七年,最后,截至去年,去了IEEE水平和IEEE p1800.2形成,”英特尔的首席工程师汤姆·奥尔索普说。“这是一个大量的工作开始。规范的贡献之前,我们也花了很多时间让它更准备行业采用。”

IEEE的重要性与国际收养。“日本就是一个例子,他们遵循IEC标准,“Brophy说。“此举IEEE将推动其全球采用和支持。此外,它将推动稳定促进互操作性”。

标准组织面临的挑战是人民的力量。“这是同样的人,正在关闭在IEEE标准的要求也在Accellera UVM委员会推动的技术,”亚当·谢尔说,集团营销总监节奏。“所以UVM其他标准是一样的,有一些活跃的个人,推动标准是有限度的工作量,他们可以做,现在他们的重点是IEEE。”

作为IEEE标准的一部分,与其他标准的兼容性也被考虑。“我们也符合现有的IEEE标准,看着IP-XACTTLM和现有标准,看看我们可以更好地调整与努力,”奥尔索普说。

谢尔指出其他优势进一步标准化。“节奏意味着一致性的工具,它使性能优化一个已知的图书馆。它帮助我们帮助我们的客户提供教育、培训、构建工具等。作为一个产品经理有说不要做任何更多的东西,但是我知道芯片越来越复杂,将涉及新的语言,新的引擎,增加大量的混合信号的内容。这些必要的进入行业还没有采用这种类型的方法包括关键任务空间,如医学、航空航天、汽车。”

一个新兴的需求
也许这个行业最大的问题是是否应该延长UVM, UVM应该补充或者替代标准。“未来几年我们将看到一些承认便携式刺激是关于系统级验证和UVM块级验证,”马克·格拉瑟说,英伟达验证工程师原则。“这两件事必须要以某种方式一起工作。SystemC可能也有一些作用,尤其是当人们建筑事务级模型。”

这不仅仅是一个语言问题。“在不同的阶段你考虑事情很不一样,很多是非常不同于UVM成立,“英特尔Khundakjie说。“这是不可否认的,即使在模拟,我们需要整合不同的模型,一些在SystemC,我可能想要分享检查程序我在我的固件UVM环境中使用。这是用C编写的,我不想被告知在SystemVerilog重写它。我们还在否认这种类型的事情。”

合并的技术将比其他人更困难。“我们将看到正式和仿真更紧密地集成在一起,需要的总和报道模型驱动的验证计划和规划工具,”戴夫Kelf说,负责营销的副总裁OneSpin解决方案。”的一种形式断言这符合UVM使用模型和可用于驱动正式assertion-based验证需要为了创建一个有凝聚力的验证环境。”

另一个驱动是让UVM本身多语种。“我们认为语言使用,我们搬到越来越大的soc,比只是SystemVerilog将更加多元化,”谢尔说。“当我们看仿真为例,仿真引擎的性能是一个平衡运行的RTL和引擎运行testbench。当我们看soc和所需的速度和容量的挑战,你会得到从SystemVerilog多样性。我们有越来越多的混合信号设计,那么如何模拟?SystemVerilog可以刺激它,但实际数字建模将成为一个因素。如何融入一个UVM世界所有数字吗?SystemC我们未来的一部分,将会有更多SystemC设计工作。”

然后我们有PSWG本身就是建立一个测试和验证环境。如何与UVM互动?“有一定程度的融合,我们将需要处理,”谢尔说。“UVM工作组通过,需要工作。这是一个自然的一部分的未来。”

一个方法还是很多?
与此同时,用户社区越来越焦躁不安。DAC小组的一个成员的观众说,“我们有很多方法中的方法。我们如何处理阶段和序列?有太多的方法可以做类似的事情。这迷惑人。我们没有得到整合方法。”

其他观众关心用户的过程。他们希望能够影响标准,有更多说的方向发展,并且能够贡献没有Accellera成员。根据悬崖康明斯,SystemVerilog和UVM教练”,一些小组成员提到使用UVM用户的新方法。它据说UVM最好的已知的方法不存在。我们仍然在。有没有一种方法为用户引入新的做事方法Accellera委员会?”

小组成员的主要反应是用户可以跟他们的供应商,代表他们的讨论,也可以修改开源实现,可以反馈审议。然而,首选的方法是让他们成为Accellera成员或成为一个单独的技术贡献者工作组。

但并不是所有的变化都是好的。”更改为目的的改变不是生产力,”格拉瑟说。“我们会看看是否使用接口是有意义的(新功能引入SystemVerilog但不是UVM中使用)。我们总是必须考虑变化如何影响兼容性,有时候我们做决定基于渗透的新特性。”

Verilab布罗姆利重:“有时你不得不做一些破坏向后兼容性,然后工具厂商必须把开关的向后兼容性。所以这是一个艰难的电话。”

布罗姆利还指出,“UVM委员会花了很多时间决定进入基类库和用户指南。有更少的关注用户指南。这是一个方法论的问题。委员会应该如何处理这些类型的建议?这些都是建模问题?”

另一个听众要求Accellera主动和创建一个UVM用户组,关注用户的经验,收集最好的和最有前途的活动和更新标准的时候。

重要的是有一个平衡。“用户和供应商是有效的发展和演化的关键标准,”安德森指出Breker。“用户理解他们正试图解决的问题,并提出防范解决方案只是因为他们可能方便供应商实现。另一方面,供应商作为现实检查提出的标准可以实现,即使(如SystemVerilog)这是一个大的任务。因为他们跟许多不同的用户,供应商也可以帮助看大图片的问题可能不是一个关心个体用户。”

结论
未来五年UVM可以在很多方向,也可以站着不动,让其他标准覆盖地面,它不是设计封面。需要的一件事是明确的是,在不久的将来,因为今天很多用户应对其缺陷和很多次我们听说标准太少,太迟了,当他们终于实现。同时,冲标准没有好处。唯一清晰的解决方案是让更多的人参与的创建新一代的验证标准,因为无论它看起来像什么,我们将不得不忍受它在未来的几十年里。

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