堆叠很快就死去了。真的

本世纪初以来有很多预言堆死只是在山上,但时间已经爬那座山已经比大多数人的预期。事实上,台积电已经完全有能力建立堆死自去年以来,风险生产预计将于一年,根据Gartner。

但某些非常基本的东西将会改变在14 nm,即成本自1965年以来驱动的摩尔定律的方程。之后,继续变得更昂贵的完全集成的asic通过收缩特性。这不仅仅是设计和集成方面,。收益率暴跌随着芯片尺寸的增加,使它更昂贵的生产功能齐全的芯片,而每层增加模式的步骤在每个新流程节点。

“双模式需要两个通过每层。7海里你需要四个通过每层,”Gartner研究副总裁王撒母耳说。“和更大的死亡,产量下降快。”

王毅说,对于一个100毫米²死,收益率从500好芯片每滴在7点28纳米到419纳米晶片。对于一个大型的、复杂的400毫米²死,收益率从63下降到31日。相比之下,产量明显高于用小模具打包在一起相比之下,一个高度集成的大型模具。

这是非常好的消息从权力和性能的角度来看。宽胖的管道与I / O(版本1和2),那么距离信号必须旅行,和简单的布局逻辑与记忆之间的联系,使权力/性能特征2.5 d和3 d结构极具吸引力。结果,第一批使用者可能是网络基础设施提供商和高性能计算中心,但是更吸引更多的技术领域扩展的成本和复杂性的增加,尤其是在14 nm。

这个方程没有迷失在制造商,虽然。他们竞相准备这个建筑的转变。所有主要厂、EDA供应商和OSATs(半导体装配和测试外包提供商)准备流程,工具和集成过程,预计明年晚些时候用于生产芯片,到2016年。

即使英特尔已经开始分离嵌入式DRAM从处理器在一个包,并预计为铸造客户追求三维堆积。该公司也一直在悄悄地尝试死亡堆积了过去四年。“发展发生在所有方面一直到完整的3 d,“说Sunit Rikhi,英特尔公司的总经理定制的铸造。包”,系统提供性能、带宽和低权力。”

Rikhi表示,英特尔将继续推动向高级节点,。但他补充说,顾客要求多个包装替代,而明年将开始出现在市场上。

经济的变化
识别重大变化发生是一个占主导地位的主题本周西方半导体和设计自动化会议上个月。摩尔定律将继续,但并不是适合每一个人,甚至不是因为经济原因,任何人。更重要的是,它不会持续甚至所有组件的公司将继续推进到下一个流程节点。

”下面的最大挑战14纳米设备扩展由于模式的复杂性和缺乏EUV准备,“说Steegen,高级副总裁在Imec工艺,比利时的研究机构。采用“3 d堆叠已经放缓,因为成本,但是我们看到巨大的储蓄激励以其他方式(用这种方法)”。

切断的混乱
设备制造商3 d视图在两个方面,往往是混乱有时以外的狭窄段。例如,计量3 d可能包括finFETs、3 d NAND和tsv,从包装的角度来看,他们是完全不同的。术语可以对不同的人意味着不同的东西,这取决于他们的供应链。

也增加了混乱是2.5 d,最初被认为是对3 d半步,用插入器代替tsv。共识分析师、芯片制造商和铸造厂是将共存多年来,根据热考虑,包装的灵活性、易用性测试和投放市场的时间考虑。

事实是,所有的方法都将积极追求,如果极端紫外线光刻技术成为商业上可行的,它将使用除了193海里浸泡。但即使EUV需要双模式7海里,所以当它将有助于减少步骤,它不会解决所有问题。和互连技术遇到问题在10纳米,连同eDRAM,所有迹象都指向堆积的死,在一个包与一个插入器或硅光子学,或死的死与插入器相连。

SiP是一个重要的趋势,”William Chen说一群ASE的家伙。“当你看物联网,有三件事将推动这种智能传感设备,连接应用程序和一个骨干网络带宽和存储。SiP技术将用于所有三个。”

他不是独自一人在看到这种转变,。本周在年度分析师表示,林的研究,总裁兼首席执行官马丁•Anstice引用被普遍认为是一个转折点在半导体工业齿轮转向多模式,finFETs和新包装方法。他说还有一个健康的胃口finFETs,但也是一个巨大的机会与tsv先进包装在2015年和2016年——70%到120%的增长为公司的市场。

这只是一块。”从2014年到2017年,音调变化支出将本质上双,“Anstice补充道。

大量的投资
Lam应用材料和KLA-Tencor都一直在做这种包装方法可能多年。

高级营销主任罗布·卡佩尔KLA-Tencor,说3 d计量不仅包括关键尺寸,形状和概要文件。“这不仅仅是光刻腐蚀”,他说。“这是大约的数量曲线,晶片的鞠躬,薄膜沉积,CMP和背后的粒子。”

EDA的一面,所有主要的供应商一直在努力从布局到自动化识别会导致热失控,防静电和电迁移。但是得到处理,尤其是来自工具方面,仍然是模糊的。

说:“3 d设计更模块化的盖尔·艾德,诊断产品营销经理/收益率产品在导师图形。“但是如果你堆栈方式不同?测试访问可能是相似的,但结果可能是非常不同的。”

他指出,最近几个月,已经有了重大转变从门电路级测试晶体管电平测试。“这不仅仅是确保覆盖。也是关于做实验,以确定如果你有一个问题,这不仅仅是一个答案。”

的工具和流程将会改善,知识要做什么和不该做什么。但是直到有一个从实际生产知识,获得公司处理如何优化工具和失踪的是很难确定。

有利的一面
不过,好处是巨大的承诺。Gartner的小王说完整的3 d堆叠的优点是更小的足迹,改进集成密度,减少后端行RC延迟,提高了传输速度,功率下降30%,和更快的上市时间。

“市场驱动技术,市场还没有准备好,”他说。“3 d-ic是超前的,没有一个重要竞争优势/ 2 d-ics。”

但他说,经过14 nm,方程将会改变。,在这一点上,所以可能会每个半导体供应链的一部分,该行业作为一个整体。尽管摩尔定律将继续前缘形状技术,将会有越来越多的元素与最先进的技术,不适合在伞了。