签收强度呈上升趋势

由安Steffora Mutschler和埃德·斯珀林

光刻和签收交锋16/14nm和10 nm,创造新的问题,质疑是多么自信的设计团队将tapeout之前签字时,有多少种可能效仿。

在设计20 nm, 16和14 nm通常依赖于无色的双重模式,10 nm颜色是强制性的。这听起来相对良性的,直到你考虑到巨大的任务。

“这是一个重大转变为工业和物理设计实现,“让-玛丽•深色说,产品设计制造和营销总监place-and-route集成在导师图形。“10纳米是一个非常大的转折点。您必须修改设计来处理数十亿的形状的不同的颜色。”

它是如此巨大,事实上,许多芯片制造商不向前冲。“我们看到很多客户呆在28 nm长,”深色说。“FD-SOI有趣的牵引为低功率和移动应用程序。但是去20/16/14/10nm寻找客户,这是更痛苦。”

他指出,对最终产品的信心,结果没有改变。仍然能够处理工作的工具。但到目前为止,没有足够的数据,因为有那么几个芯片在这些节点来确定是否需要有更多的衍生版本。

行业平均水平最先进的节点,根据多个来源,大约两到三种/初步设计。有人担心它可能会增加设计变得更加复杂。因此,正确签收或前几次——第一次是至关重要的。甚至到一个完整的理解的结果必须包括是非常必要的。

工程源在一家大型芯片制造商指出,有各种各样不同的事情发生在一个芯片可以“祝福”,因此谈论“签收”可以意味着很多事情从时间签收到静态低功耗核查验收和测试生成模式的签收DFT验收和逻辑等价的签收。

具体来说,从时机signoff-centric来看,验收过程,根据鲁本莫利纳,产品营销主管时间签收验收和硅验证小组节奏包括五个主要领域的硅签收:

1. 时间分析;
2. 寄生提取(数字或模拟晶体管级);
3. 权力的签收(IR下降,功耗);
4. 刚果民主共和国物理验证(lv);
5. DFM(平效果,等等)。

“小过程节点,从方法论的角度来看基本上是相同的,在16 nm finFET 28 nm,“莫利纳说。“28 nm更严重的问题在16 nm。特别是,设计尺寸。现在我们讨论的是设计,平均在5000万- 1亿细胞计数。使一个巨大的应变能力的工具,要做这种分析,和一般用户尽快想让这些事情发生,因为一个坏的结果,你可能有这好安排,你放在一起,开始从一开始在RTL签收。所有这些设计阶段发生的似乎总是超越他们的分配时间早些时候,所以你要签收的时候,可能是两个月的原始计划,现在你只有三个星期的时间来完成它。你有压缩时间表,现在你已经有了,加上一个非常大的设计——比你有更大的28 nm,你必须完成这一切。能力是一个副产品的盖茨每平方毫米,这是所有与先进工艺节点。”

从时序分析的角度来看,这些高级节点运行在更高的频率——远高于1兆赫——也许2兆赫或更多——压缩rails所以他们不运行在1伏电压。他们可能运行在0.75伏,甚至0.5伏特。莫利纳说,这意味着什么,而在此之前,“你有一个大的铁路,一个大秋千,你有足够的时间。时钟边缘和信号有很好的形状,你可以模型这些事情时机相关香料——但现在不是了。这些东西非常非线性的。他们有大量的波形形状不正常,这是一个挑战,尤其是在信号完整性方面——你必须有很多的先进技术建模这些波形的影响。这一切归结为努力实现最好的准确性。”

更复杂的问题是过程变化的问题,影响几个地区签收,莫利纳指出。“提取方面20 nm和下面,双模式需要制造芯片设计,增加了不确定性。它必须被寄生提取建模工具必须能够处理这个变异产生寄生输出,可以读到计时工具,和计时工具必须正确模型占的转变线之间的距离。”

还有额外的设计规则检查高级节点。“我们已经看到增加30%之间的设计规则检查28 nm和20 nm,”迈克尔说白色,产品营销主管导师图形Calibre的物理验证产品。“我们看到14/16nm放缓速度,因为,后端还是20海里。但在10纳米,我们期待另一个25%到30%。这是一个新的过程与重要的音高和收缩的多模式层。这肯定是变得越来越复杂。”

定向自组装可以帮助在这方面,它目前正在考虑通过诸如接触,但怀特说它并不适用于金属层。他补充说,对于DSA将插入点7海里。

“我们也发现做事情变得越来越重要,他补充说。

另一个潜在的问题是需要得到一个晶片的时间签字后,在40/28nm的平均时间约为两个月。芯片,使用更多的流程步骤,时间大约是四到六个月,深色的说。“如果你需要一个直接和你想要得到一个芯片准备节日市场,你可能不上市窗口。”

事实上,来源主要半导体公司证实,快捷方式将取决于芯片的目的。“如果你要生产,你要花一点额外的时间,让它正确。但如果你的目标是满足市场窗口提供样品到客户和业务,然后你就可以偷工减料。”

例如,验证团队可能只是时机接近典型;或者只是时机接近室温;不关闭时间在测试模式如果芯片真的需要出门。

“我们还将放弃我们知道是错的但不要损坏芯片的功能——也许更损坏芯片的寿命。或者我们不会泄漏甚至功耗优化——只要它不会融化在实验室里,我们不会花时间这样做。因为有太多的固件和硬件需要围绕我们的芯片我们真的需要这样做我们的客户与我们并行完善我们需要额外的打击tapeout,然后六个月后,这让我们有机会将调整客户可能希望或修复一个缺陷或两个生产tapeout。但是我们的做法是,如果它是一个新产品,我们不打算去生产的第一个版本,”源总结道。

鉴于20 nm设计的复杂性和下面,结合先进制造的额外的物理验证需求,结果将继续变得更加严格和全面的。