关于如何优化特定应用程序的设计，有更多的因素要考虑。
芯片架构正变得越来越复杂。有更多的选项可供选择，更多的潜在瓶颈，以及更多关于在哪个流程节点上使用什么流程以及针对哪个市场和价格点的选择。
调整尺寸是一种针对特定应用需求的芯片，提供足够的性能，同时最大限度地降低功耗和成本的方法。多年来，这一直是半导体行业讨论的一个话题，因为随着功耗成为一个更大的问题，通过限制计算资源来提高设计效率是一个巨大的机会。手臂微软进军服务器领域，并推出了大型服务器。LITTLE建筑就是一个很好的例子。那么,英特尔该公司推出了夸克和Atom芯片，以补充其服务器和个人电脑芯片。
计算周期比过去便宜，但它们仍然有一个可衡量的成本。在手机市场，这种成本体现在电池寿命上。在数据中心，它反映在为服务器机架供电和冷却的公用事业成本上。这也解释了为什么新的内存类型，如磁阻的内存，ReRAM和3D XPoint，正在开发中。所有这些都是从内存方面处理类似问题的尝试。
但是，调整处理器的大小比将处理器的频率或大小与特定应用程序配对或改变内存大小或类型要困难得多。越来越多地，它可以涉及到以下决定:
•处理是在哪里完成的，无论是在芯片上，在网络边缘，还是在云中;
•基材和绝缘使用了什么材料;
•哪个流程节点最适合特定应用程序，以及
•各种组件或所有组件是如何打包的。
英特尔解决方案营销副总裁Steven Woo表示:“几十年来，处理器速度一直在按照摩尔定律发展，而其他方面却没有跟上。Rambus．“瓶颈是内存和网络的访问速度。”
在这个等式中有各种各样的新发展。从历史上看，增加内存的大小和数量可以提高性能。现在不一定是这样了。
“如果你使用更小的内存芯片，你可以比添加一个巨大的内存系统更快地运行内存，”Woo说。“在过去，内存的层次结构是片上缓存、同一封装中的片外缓存、离散DRAM和固态驱动器或其他存储。我们可能会看到更多关卡的加入，其中可能包括高带宽内存或混合内存立方体。因此，与其仅仅增加更大容量的内存，倒不如减少对每比特功耗或每美元功耗/性能的关注。”
过去的经验法则是，随着芯片制造商在内存层次上的提升，延迟将下降10倍，带宽将增加同样的数字，每一级的比特成本都在上升。但是有太多种类的记忆被加入其中，这些权衡变得越来越难以量化。
finfet也使这个等式复杂化，因为功率和性能之间的界限更加明显。与其说它是缓坡，不如说它更像悬崖。
“当你对比延迟和电源电压时，降低电源电压是降低功率的关键，”Tobias Bjerregaard说Teklatech．“但在非finfet技术中通常发生的情况是，当你降低电源电压时，在某种程度上，你开始获得更低的性能，曲线向上倾斜得更快。在某些时候，你就是不能让它工作。FinFET在延迟方面没有那么快倾斜。它几乎一直都很平坦，直到它断了，再也不能工作了。这是一件好事，因为它允许你大大降低电源电压，但这也意味着，如果你违反了你的电源完整性裕度，那么它根本就不能工作。它不是变慢了。这行不通。”
这使得选择什么样的晶体管和在哪里使用它变得更加困难。建筑师是选择28nm还是40nm，还是16/14nmfinFET特别是如果将有针对多个市场的衍生品芯片的话?如果路线图扩展到16/14纳米之外，这些决定就会变得更加复杂。晶体管的下一个迭代涉及横向或垂直纳米线fet，这类决策的影响尚未经过测试。
Bjerregaard说:“人们希望利用这种潜力来降低电源电压，但缺点是你会遇到更硬的电源完整性墙。”“这就是控制你的电源完整性成为真正利用这种潜力来降低电压的关键。当调整内存大小时，当然，大内存在面积等方面更有效，但它们也更慢，我们看到许多设计都在内存周围设置了关键路径。人们想把它们做得更小更快，但另一方面，它们正在破坏面积，我们又回到了盈利水平。这一切都是相互关联的——时间、区域、盈利能力、权力。我们正在研究到10nm的工艺，在这个工艺中，这些问题比以前的技术更加关键。”
漏水的管道
在过去，调整尺寸的一个主要驱动力是静电泄漏。在180nm到20nm之间，泄漏电流稳定地增加到“开”和“关”成为相对而不是绝对的程度。在16/14纳米时，由于栅极控制更好，finfet再次改善，但在10nm和7nm时，下降螺旋将再次开始，这一次加上动态功率密度的增加。
这就给调整大小带来了新的意义，因为如果泄漏电流不能得到控制，那么移动到下一个节点(或者至少将所有东西都移动到下一个节点)的优势就会减少。
“漏电是一个常数，这为快速运行和关闭电路提供了一个很好的理由，”的CTO Drew Wingard说超音速．“基本上你要做的就是在应用程序层面调整大小。如果你研究视频编码，你会为最高分辨率的视频构建一个解码器。但是现在大部分的视频都不是最高分辨率的。因此，你可以在全高清流媒体下运行，并使用四分之一的处理能力，或者你可以将时钟缩短四分之三，并在相同的时间内完成。”
温加德指出，从那里开始，情况变得更加复杂。处理器的时钟速度必须与电线同步。更细的导线增加电容。时间越长，问题就越大。此外，内存子系统必须与处理器相匹配。
他说:“如果你把DRAM子系统运行得很快，然后把它切断，那只有在你把其他东西运行得很快的情况下才会起作用。”“这是一个全面的挑战。你可以用软件给门供电。但如果驱动程序不经常运行，你也可以在硬件中加入很多智能，这样驱动程序就不会做那么多事情。你关闭了运行该驱动程序的处理器。”
思考更大
这种整体观开始在一些领域显现出来。虽然许多因素可以在本地处理，但对于芯片和包含这些芯片的系统来说，功耗是一个全球性的问题。芯片制造商很清楚这一点，这就是为什么他们比以往任何时候都要同时使用更多的工具，尤其是在建模等方面。无论这是来自一家供应商的集成包，还是芯片制造商将多个供应商的工具组合在一起，都因芯片制造商而异。但有一点很清楚，没有一种工具可以做所有的事情，而是需要更多的工具来全面了解如何创建更有效的设计。
Gordon Allan, Questa产品经理导师图形他说，最近有很多活动的关键领域涉及性能/吞吐量、延迟和并行性。“设计人员也在使用芯片上的通信结构来扩展到更多的内核。我们看到了更多系统级的缓存一致性分析和验证。我们在对ARM AMBA 5和相关技术验证IP的需求中看到了这一点。在面料、架构、拓扑和内存方面，有更多的标准化正在进行。”
这是有充分理由的。数据在设计的各个方面都在爆炸式增长，调整大小必须理解所有这些数据。Allan指出:“我们在一些极端案例中发现了更多意料之外的漏洞。”“这也是为什么我们看到越来越多的芯片内/芯片外方程。随着多芯片的封装选择变得更加经济，它将为更多的计算架构铺平道路。这里有一个有趣的抽象概念。抽象是调整大小的敌人，因为您正在处理软件抽象、硬件抽象以及存储和内存的合理化。工具的下一轮创新将集中在调整规模上。”
Aart de Geus，Synopsys对此他上个月在Synopsys用户组的主题演讲中也提到了这一点，但角度不同。他表示，如果该行业能够在性能和功率方面实现100倍的提升，将对从可穿戴电子设备到辅助和自动驾驶以及工业自动化等各个领域产生巨大影响。这种规模的改进需要合理的规模和更明智的决定，在哪里使用什么以及如何将它们组合在一起。
软件部分
软件和IP是这一切背后的粘合剂。但是，如果软件可以更紧密地连接到硬件，那么首先就需要更少的处理器周期。这就是Linaro背后的思想，Linaro是一个致力于提高运行在ARM指令集上的开源软件的性能和效率的独立组织。
“如今，越来越多的公司对软件采取了全面的看法，”ibm定制IC和PCB集团高级副总裁Tom Beckley说节奏．“系统架构的角色正变得越来越重要。他们希望构建系统级模型，并能够将它们恢复。这就是我们今天的处境。如果你进行电源测试，软件中有什么，硬件中有什么?
Aveek Sarkar，公司产品工程和支持副总裁有限元分析软件对此表示赞同。“你在这里真正要做的是优化设计，要做到这一点，你必须有信心考虑到所有的情况。然后就可以进行优化了。所以如果有电压下降，你需要能够通过多个不同的配置文件来配置。该模式将驱动您可以优化的地方。如果你在整个设计中设置电网，在大多数情况下，这是多余的。”
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