记忆选择成长

记忆是成为SoC架构的一个起点,从一个基本的检查表项的影子几乎总是在提高处理器性能或降低整体功率预算。结合转变,芯片制造商现在必须应对更多的前端决定位置,内存类型和访问优先级。

有许多规则和标准,但就像其他在世界半导体,并发症周围的记忆已经和加剧,他们创造了自己的特殊品牌的复杂性和混乱。例如,考虑访问内存。可以优先通过软件访问,也可以通过移动处理器接近完成物理内存减少延迟或通过改变线厚度。或记忆可以位于芯片外,延迟高但成本较低。片外的记忆可以更大,和新的包装选项有更多的权衡考虑。

这仅仅是一个起点。芯片制造商也必须决定这些记忆跑多快,在什么电压,可能使用模型。有软件的决定,因为有些软件是更多的处理器密集型,而其他软件内存。所有这些对系统性能影响,它将花费什么,它将产生多少热量,需要多长时间来调试和验证,最终是否会在市场上具有竞争力。

“物理问题比任何其他组件相对更重要,”Chris再生草说的首席技术官节奏IP组。“这是大,所以它有一个对周期和延迟的影响。你需要思考,需要多少钱。但记忆是一个地方,你不知道你需要多少,所以有更多的内存和更多的代码居民是几乎每个人都。”

有什么特别令人生畏的记忆是,对于每一个可能的决定有一个相反的可能性,而且每个会给很多人。

“你总是想要记忆尽可能小,但同时你也要尽可能的大,“再生草说。“对于某些问题,缓存层次结构是至关重要的。对于其他问题,您可以不使用缓存层次结构,所以你需要思考上浆。还有一个常数推动集中和分散。越集中,更灵活的内存资源。的一大领域分散更多的并行性,和你实现的方法之一是通过分离计算引擎。”

一个机会,至少在纸面上,是为特定的市场更快地适应SoC设计应用程序设计本身没有重大变化。这不是一个简单的问题,然而,即使它使设计更加灵活。

”有几个不同的方法使用嵌入式内存,”普拉萨德表示Saggurti,产品营销经理为嵌入式内存IPSynopsys对此。“一个是降低电压。您可以使用铸造一些细胞,但去低电压需要添加其他电路读和写。第二种方法是不使用铸造一些细胞。您可以使用一个逻辑单元,这是更大的。工作如果低功率的值大于关注区域。对于网络的家伙,它通常可以有多余的区域。对于智能手机的人,他们不能使用一个逻辑单元因为该地区更为重要。”

Kilopass同样一直在开发自己的记忆细胞。查理•程公司的首席执行官,说的一个重大问题动态随机存取记忆体,静态存储器直线和嵌入式flash发展在过去的四分之一世纪。“功耗指数与温度成正比。电容器泄漏,但晶体管泄漏。当你将从50毫秒刷新到20毫秒,它不能刷新。这是一个路线图的问题和一个架构问题。”

的物联网/互联网的东西增加了另一个页面。通过降低电压和频率的内存,它可以运行低于阈值电压。这是特别重要的智能设备,不需要很快醒来,电池是难以取代,如路灯或桥上。近门槛和亚阈值设计对性能有严重影响,但可以节省很多的力量。

一个更加平衡的方法是使用记忆在dual-rail模式下,外围是运行在一个较低的电压比细胞。“我们看到越来越多的客户这样做,“说Synopsys对此Saggurti。“他们不牺牲一些细胞性能,但它们运行一个低电压和他们不是rails运行电压芯片。如果有些记忆不需要跑得一样快,他们可以保持在一个较低的电压。第一步是外围分解成低电压。现在那些被分解得更快。”

规模很重要
令人困惑的关于记忆的讨论的是,他们倾向于与自己发生冲突,他们有时会发生冲突和集成电路设计的基本方向。在内存中,更多的碎片通常被认为是更好的。在SoC设计中,相比之下,重点是尽可能减少利润来提高性能,减少权力。

问任何有关使用适量的内存记忆专家在先进的设计对于任何工作,他们几乎总是同意最低是更好。问他们关于一个特定的SoC设计,他们通常会选择最大允许的。然后有一群适合介于两者之间,推动调整和更高效的使用适当的地方。

“我们问客户他们在寻找什么,和一个请求数量降低,”库尔特·舒勒说,负责营销的副总裁Arteris。“第二个是更好的性能。所以你可以添加缓存一致性设计来改善,但最大的问题是,所有缓存相干子系统是特定于供应商的,和每个供应商都做自己的事情。”

不过,缓存一致性是多核设计的一个关键特性。它允许跨核心共享记忆使用相同的处理器指令集。

“至少逻辑上统一的,所以它可以生活在相同的地址空间,“节奏的再生草说。“这是不一定提高性能的方法,。我们看到L3缓存跨处理器共享集群,每个都有自己的L2缓存来提高性能。”

缓存可以通过这一过程被称为共享平等或不平等的非一致内存访问(NUMA),再生草说。有时很简单,改变水平,可提高10倍的性能。

新的记忆的选择
的一个新选项在内存架构是另一个各种各样的矛盾。多年来,这是一个考虑到芯片上的记忆速度比片外存储器。带宽下车芯片,通过芯片,甚至一直是有问题的。改变了商业化的高带宽内存。

“在某些情况下选择嵌入式内存与HBM,或者基本上里面和外面,”比尔艾萨克森说,ASIC产品营销主管eSilicon。“许多芯片我们做专门的功能。我们不是一起在处理器芯片。我们与客户讨论什么是主要的系统和自定义内存带宽。如果你能提高内存带宽,可以把内存大小。如果你能减少20%的内存区域,这是一个大问题。”

艾萨克森说,在大多数情况下,这些讨论的起点不是内存优化。“这是典型的区域和力量。但是,特别是在多核架构,优化。客户没有做定制内存设计所以他们不习惯这种讨论。”

HBM立方体和混合内存都需要先进的包装,是否为2.5 d, 3 d,或单片3 d。

DDR4“如果我们接受这个观点就是去年通用DRAM和LPDDR5是最后低功耗版本,那么你就要看接下来会发生什么,”德鲁Wingard说,首席技术官超音速。“大I / 0 2 HBM, HMC都多通道。这是一个明显的趋势。另一个趋势与总设计的复杂性。绕过,你想让子系统尽可能自给自足,与私有内存,你可以利用本地。”

还有其他可能的选择,如不同类型的记忆multi-die包,和更多的分布式内存主管路由运行背景,Wingard说。

新包装的选择当然可以减少寄生在内存访问使用插入器或在矽通过,但是这些方法是否比on-die内存取决于位置,连接速度和各种其他因素从材料到内存是否专用,它使用的是什么电压和频率,和数据通路是如何架构。

与记忆有关的一切,没有简单的答案,但是有很多的问题和矛盾。这些问题和矛盾只会生长在数量和复杂性不断增加其他地方。