异构集成路线图指出了未来的打包方向和差距，简化了定义。
从历史上看，电子工业在集成电路芯片(保护其免受环境影响的封装)和将其连接到完整系统中其他设备的电路板之间有着明显的区别。电路和系统世界在很大程度上彼此隔离，使用不同的工具、不同的流程和不同的成功指标。虽然集成电路制造业的定义是不懈地关注更小的功能尺寸和更强大的电路，但封装和电路板制造商一直专注于成本。
最近发布的异构集成路线图很清楚领域之间的界限正在模糊。芯片上的互连正变得越来越密集。更复杂的电路需要更多的输入和输出，压缩在更小的区域内。连接到更大的电路板功能需要越来越复杂的中间层在封装。
同时，移动和物联网设备正在整合越来越多的传感器、射频器件和无源组件。在单个封装中包含尽可能多的这些元件可以减少整体电路占用面积，并最终减少成品设备的尺寸。由于模拟设备通常不像逻辑和内存元素那样从扩展中受益，异构集成方案为每个组件使用最佳的处理技术，然后将它们组合到单个封装中。
这两个因素促使了一系列不断扩大的包装计划。路线图工作组将澄清行业的描述性词汇作为其使命的一部分。观察到像"2.5 d没有一致的技术基础，他们定义了一个新的分类框架。在他们的方案中，“2D”架构包括并排放置两个或多个芯片的所有设计。这些架构可以通过嵌入有机(“2DO”)或无机(“2DS”)矩阵中的附加布线层来增强。因此，“2D”分类包括具有树脂基再分布层和硅或玻璃中间体的封装。在这个框架中，“3D”分类指的是两个或多个设备垂直堆叠并相互连接的架构，而不需要封装的代理。堆叠的骰子在矽通过(tsv)或钢丝债券就属于这一类。
三维架构在性能和成本方面都很有吸引力，它提供了最小的总体占地面积和最短的芯片之间的布线距离。不过，到目前为止，它们还仅限于图像传感器和高密度存储器等小众应用领域。成套系统(SiP)的倡导者设想了更复杂的结构，但路线图的作者指出，业界还没有开发设计工具、标准或工程专业知识来支持这样的愿景。高密度逻辑产生的热量如何在不影响热传感器或光学传感器性能的情况下消散?射频通信的接近性会影响逻辑组件内的信号完整性吗?反之亦然?通过减少系统占用空间实现的节省是否足以抵消增加的设计和包复杂性的成本?业界才刚刚开始了解SiP方法带来的设计挑战。
相比之下，二维架构引发了路线图作者所说的“包装复兴”。TSMC的集成扇出(InFO)包等产品首次与1300多个焊球一起使用，证明了高密度扇出包装是可行的。这种复兴建立在各种所谓的晶圆级封装(WLP)架构之上。最初的WLP设计使用再分配层将芯片外围的细间距键合焊盘连接到电路板上的大间距焊锡凸点。这些“扇入式”设计将外围键合垫推向模具内部，保持在芯片的原始布局范围内。
随着互连密度的增加，有必要在原始芯片的覆盖范围之外进行“扇形扩展”。将这种设计描述为“晶圆级封装”可能会引起误解。单个骰子被放置在载体晶圆或面板上，其间距取决于重新分配结构的需要。这种“重构晶圆”作为一个单元进行加工和封装，然后切成单独的包，但每个包的最终占地面积可能比组件骰子的占地面积大。
为了获得更高的成本效益，制造商正在考虑采用太阳能电池和平板显示行业中使用的面板加工技术。即使是一个中等尺寸的面板也可以容纳比300毫米晶圆多5倍的封装。不过，路线图委员会在这里也指出了面板处理、材料和工艺方面缺乏适用的标准。如果把芯片放在有机基质上，需要多大程度的平整度?如果骰子在处理过程中随着矩阵的膨胀或收缩而水平或垂直移动，它们的新位置与原始位置有什么不同?后续流程能否进行调整以补偿?
新路线图中讨论的许多不确定性都来自于异构集成的本质。具有传感器、能量收集和车载能量存储的物联网设备是一种不同的组件，需要新的设计方法、可靠性问题以及包装。就像之前的行业路线图一样，这是一个潜在障碍的目录，也是一个寻路工具。
|
|
|
|
|
|
|
|
|
|
谢谢你发布这篇文章
有些事情花的时间很有趣。20年前，我们在Tessera上演示了扇形晶圆级封装，因为模具收缩迫使它这样做。我们开发的microBGA技术最初是将I/O从细间距扩展到与标准SMT兼容的标准化课程间距。为了保持英尺品脱标准，I/O必须在模具区域之外创建。扇出晶圆级封装就是其结果。今天的广告肯定更好，但基本概念是一样的。
关于面板的发展，你知道是否有业内的主要参与者已经开始研究它?
路线图的第23章，第4.4节介绍了面板开发。https://eps.ieee.org/images/files/HIR_2019/HIR1_ch23_WLP.pdf
几家大公司已经表示，他们正在利用PCB、太阳能和显示器领域的现有技术进行研究。