先进包装中的新问题

高级封装越来越受欢迎，因为在每个新节点上将所有东西集成到平面SoC上的成本和复杂性变得更加困难和昂贵，但确保这些封装的芯片正常工作并产生足够的产量并不是那么简单。

有许多因素正在使半导体行业向先进方向倾斜包装．其中包括:

• SoC互连和电线的缩放速度与晶体管不同。
• 在每个新节点上设计和制造芯片的成本都在飙升。
• 在每个新节点上，电阻和电容都在增加，同时还有热量和各种类型的噪声。

英特尔半导体业务部门产品营销经理Annapoorna Krishnaswamy表示:“到目前为止，摩尔定律对我们非常适用，但互连延迟的挑战越来越大。有限元分析软件．“晶体管的尺寸在扩大，延迟在缩短，但互连正在成为一个非常大的瓶颈。”

这些和其他问题正在促使许多芯片制造商认真考虑先进的封装方案，包括2.5 d，3 d-ics，各种口味的扇出,system-in-package．

Krishnaswamy表示:“如今，晶圆厂的成本要高得多，但有了3D-IC和先进的封装技术，成本可以降低。”“你可以通过在同一个封装中集成两个芯片来降低成本。由于通信距离较短，信号从一个芯片传播到另一个芯片所需的时间可能比在先进技术节点上的大芯片上信号从一端传播到另一端所需的时间要短。”

在这个问题上有广泛的共识。DesignWare模拟和MSIP解决方案集团高级营销总监Navraj Nandra表示:“无论是并排还是使用tsv或插入器堆叠，封装技术都正在变得真实Synopsys对此．“而且包装成本值得开发，因为没有先进包装的产品非常昂贵。”

先进的封装还可以减少驱动这些信号所需的功率，因为互连更宽，距离更短。并且在某些方面使异构集成变得更加简单，因为在地板规划阶段就可以处理诸如热、电磁干扰和电源噪声等问题。

这样的例子不乏其人。苹果的a -10处理器就是一个很好的例子。来自思科和华为的网络处理器，以及各种图形处理器和人工智能架构也是如此。今天，所有顶级半导体公司都在开发基于某种形式的先进封装的设计。但正如他们中的许多人所发现的那样，这并不像听起来那么容易。

图1:来的东西的形状-基板上的扇出芯片。来源:日月光半导体

公司系统工程副总裁Raymond Nijssen说:“如果它成功了，它可以做伟大的事情。Achronix．“但这不是万灵药。你必须决定与CPU搭配多少内存，这是很难改变的，因为内存是预先打包在芯片上的。”

他说，一些解决方案的数据速率可能非常高，但如果弄错了，也会造成昂贵的代价，因为这意味着扔掉多个芯片而不是一个，包括一个昂贵的芯片插入器层。因此，成品率是至关重要的，这是很难实现多个模具。“圣杯是一个像PCB一样的模块，我们看到很多人对更传统的无干预的系统封装感兴趣。”

复杂性增加
然而，目前，中间体是先进封装的关键部分。因此，越来越多的模具堆叠在中间物或一些其他基板上，以柱的形式。为了理解这有多复杂，想象一下在一个有8根柱子的硅中间层上有三个芯片堆栈，加上中间层，总共有24个芯片。

Ansys首席技术专家Norman Chang表示:“如果你想检查(像这样的)设计的电源完整性，即每个三个芯片堆栈由三个SoC芯片组成，或者两个SoC芯片和一个内存芯片组成，那么你可能想要在模拟中包含所有内容。”“但就容量而言，这是不可能的。”

他说，在硅中间层上使用单个三晶片叠加，功率完整性模拟就没有问题。“我们可以提取每个骰子，包括TSV从模具到硅中间片，以及内部tsv从底部模具到中间片，从底部模具到中间片，以及从中间片到顶部片。在这种情况下，可以同时进行功率完整性模拟。”

模拟24个芯片需要不同的方法。一种选择是为其中一个堆栈创建一个芯片功率模型，同时将其他芯片压缩成一个模型。检查中间模具的热完整性是至关重要的，最好的方法是使用热模拟。Chang解释说，在这里，可以为每个模具生成一个芯片热模型，包括硅中间体和热模拟详细模型中的TSV，因此可以对硅中间体顶部的24个模具进行整个热模拟。

热诱导压力是2.5D和3D设计中出现的一个新问题。Chang说:“如果你看看介电层，即过程中的ELK(超低k)层，那么你可能会受到压力。”“传统上，焊点和焊点必须观察应力，但这是一种新的热诱导应力，由于热分解材料。温度越高，压力就越严重。”

了解邻居
在这些高级包中出现的另一个问题是电磁干扰(EMI)、电磁兼容性(EMC)、电磁磁化率(EMS)和同步开关输出(SSO)的组合。EMI是向外界发出的噪声，而EMS是从外部进入芯片的噪声。这是ADAS市场的一个新标准，因为直接功率注入(DPI)会产生噪声。在单点登录中，信号必须经过封装中的一个芯片到另一个芯片。为此还需要一个特定的模拟。

事实上，2.5D/3D异构设计的首要挑战是，当设计一个块时，仅验证这一个块的正确性是不够的。

公司营销副总裁Magdy Abadir表示:“我们都知道，考虑一个区块与另一个区块或整个芯片集成时，会发生什么是很重要的。Helic．“这个问题有很多种说法，但大多数人的如意算盘是，如果我知道邻居在做什么，并试图理解邻居，这可能意味着让邻居远离一点。为什么这种直觉是正确的?因为对于容性和电阻性的相互作用，这是正确的。如果你让它们远离，电阻是无穷大，而电容是零，所以它是有效的。但对于电感，就不是这样了因为电感和回路有关。电流回路可以存在于非常大的回路中，这可以在块之间产生感应磁效应。”

例如，如果有两个块，它们之间有一定的距离，当它们被模拟时，它们可能不会相互作用。但当它们被放入一个大芯片时，情况可能就不一样了。由于大多数soc包含一个c环(制造商为了可靠性而放入c环)，即使它没有电连接，与这两个块的大小相比，它也非常大，因此它是物理的一部分。

Abadir说:“当你进行电磁分析时，突然这两个区块开始相互干扰，问题是我们必须意识到环境的影响。”“我们必须知道芯片上还有什么，即使它不在我们身边。对于许多工程团队和无法处理这种复杂性的SoC供应商来说，这是一个重大挑战。他们确实希望以一种包括设计IP并将其整合在内的方式运营，但这还不够。”

现有的问题需要新的解决方案
尽管至少在过去五年中，对模拟异构2.5D和3D设计的需求一直是行业中一个日益严重的问题，但现在已经到了关键阶段。今天，异构设计在一个模块中包含六种不同的技术并不罕见，其中包含20个以上的ic。这是因为为了获得最佳功率，可能会使用特定的制造工艺。然后对于开关控制，滤波器和开关，每一个都可能用不同的工艺制造，其中材料和工艺配方是不同的。

射频解决方案架构师Michael Thompson说:“这还没有提到它们所在的层压板和所有的smt抑扬顿挫的定制IC和PCB组。“在模拟和布局中处理多种技术的能力，以及验证我所布局的以及我如何将这些ic与表面贴装技术连接在一起实际上反映了原理图的能力，已经成为过去几年行业中的一个关键问题。”

为了适应这种设计范式，工具提供商开始在其仿真工具中支持多种过程技术，以便在同一工具中处理各种不同的pdk。这也意味着它们可以一起模拟，并作为不同的技术进行布局。这只是这方面工作的开始。工具供应商目前正在努力进一步增强工具。

与此同时，现有的工具仍在使用。事实上,香料用于芯片级和晶体管级的模拟，Abadir指出。“但在模拟中，SPICE通常是RC电阻和电容类型的芯片提取网表。你没有看到电感的影响。你看不到磁场的影响。即使你已经开始为长导线和有趣的部件提取电感，对于许多用于在较小块上操作的工具来说，获取它们的输出，也就是它们的EM模型，并将其放回芯片环境中并不是很容易。所以还有工作要做。(许多)工具没有办法把这些信息带回去。”

另一个需要考虑的问题是，2.5D和3D设计的低功耗方面使电路更加敏感，因为电压水平正在下降，因此噪声显然会对其产生更大的影响。他说:“更糟糕的是，还有散热方面的可靠性问题，电线可能会变得更薄。”“当这种情况发生时，电感会上升，所以我所做的分析可能会因为参数的变化而发生一些变化，这可能会导致某些东西在六个月后停止工作，或者更糟糕的是，一些没有失败的东西开始缺少比特。在自动驾驶这样的情况下，我认为它看起来像是在进行数据分析，并在事故发生前预测事故，但如果芯片开始出现一点故障，就不知道会发生什么。”

未来将更加复杂
展望未来，Ansys的Chang预计今年将出现一些带有三模堆栈的设计，其中包含硅中间层的支柱。大多数芯片在硅中间层的顶部都有一个混合匹配的晶圆晶圆芯片堆。这将转化为使用额外的先进包装技术，包括包装上的包装和许多其他变化。

结果是，复杂性将继续增加，但现在它将在多个方向上发生。理解所有这些部件之间的相互影响是一个巨大的挑战，随着先进包装作为平面缩放的替代方案继续取得进展，这一挑战将继续发展。

-Ed Sperling对本文也有贡献。