更多的问题之前

半导体工程Lars Liebmann坐下来讨论未来的扩展问题,IBM研究员;董事总经理亚当品牌晶体管技术应用材料;卡里姆而在高通公司工程副总裁;和斯班纳,一个研究员在GlobalFoundries先进技术架构。

SE:似乎有一些辩论这组是否我们加快或减慢摩尔定律。它是哪一个?

而:如果你看看台积电的路线图,它加速了过去五到六年。如果你看一下20海里,我们增加的速度比28 nm, 28 nm增加速度比45 nm。节奏的加快。人已经正在设计14和16 nm即使我们最近正在20海里。它变得更加复杂,因为在过去只是萎缩。现在你必须处理材料和晶体管的架构。从现在开始谁也说不准,但过去5到6年加速。

SE: 20 nm没有按计划工作,这就是为什么我们看到finFETs的加速度。但无论如何,在每个节点有更多令人担心的事情。我们与光刻在哪里?

Liebmann:EUV现在任何一天来生活。我们真的几周而不是几年。我们非常乐观的EUV将在7海里起着重要的作用。我们的路线图的定义,这两个节点的过去14 nm。我们计划避免与单一暴露EUV四模式。它不是完全的经济论点。EUV是非常复杂的,并不是所有的便宜。我们需要把音量压低价格。但是我不想有一个会议与高通解释设计限制自对准四模式工作。我们需要保持wavelength-based缩放活着。 Otherwise design restrictions become intolerable. Eventually we’ll have to cross that threshold, but we’re optimistic EUV will be available for the 7nm node.

班纳:我们都非常渴望EUV今天是可用的,但事实是,可以处理晶片的数量,是经济的铸造厂是不存在的。吞吐量水平是阻止它。今天不经济,但是我们都努力工作并添加大量的创新,这将使它发生。什么时候?很难说。

Liebmann:我很乐观。工具已经安装。已经订购了面具。我们只是需要有人轻轻打开光源和看到一些光子穿过。但是现在任何一天至少今年我们将找出是否EUV现实,还是我们需要看看DSA和其他高阶倍频技术如自对准四或八倍的模式。这将是了解未来的EUV的决定性的一年。

品牌:即使EUV-and我们希望它,因为它将是非常有用的有一个基本的改进模式的波长要求双模式与EUV 7海里。和下一个节点需要双或四模式与EUV。模式一定是依赖乘法技术。它带来了很多其他的因素,该行业正努力使精度和垫片口供ALD和精确的腐蚀和描述许多不同层次的过程变得非常重要的覆盖需求的会议将是必要的,当你做多模式。我们描述许多不同的流程步骤,在应变场中发挥作用和收缩的晶片覆盖。这个地区需要大量的不同的贡献从整个行业和协作,特别是当你看看需要5海里。

Liebmann:我会很乐意在高通公司开会,向他们解释设计规则的自对准四模式。我们甚至可以扩展到自对准八倍的模式。你做平行线。我们可以这么做。但首先解释如何做金属自对准四模式。这是一个非常不同的故事。这将是一个根本性的改变在细胞架构和设计创新在一个非常基本的水平上。最终我们会到达那里,但是我们一直在努力把它尽可能长时间。这不是要好评。

而:我们的优势没有解决这些事情我们自己,但是我们担心它,因为它使我们的业务方程。双模式对我们一直很痛苦。它改变了我们做时间和设计布局的方式。我们不得不努力工作与晶圆厂和EDA推动者,它是如此困难的一件事改变你对很多事情的假设。但一旦完成,它的完成。没有额外的投资。这在很大程度上在我们身后。但EUV更容易。我们真的希望它变得可用7海里。还有吞吐量问题和成本问题,但你不必把它应用到你的所有金属。 It will probably be used for metal one, with the rest using double or triple patterning. It will co-exist for a time, even if EUV becomes viable.

SE:假设EUV成为可行,提高设计的灵活性和减少设计规则的数量,还是我们去更多的设计规则呢?

而:每个节点,我们有更多的设计规则。这是一个现实我们处理。这将是伟大的如果我们可以去一个技术,简化了我们的设计规则,角落,刚果民主共和国和DFM。这个数字是爆炸。显然我们想做点什么,这就是为什么我们喜欢EUV。把事情简单的承诺,但不幸的是我没有看到二重和三重模式消失。它将即使EUV共存。

Liebmann:14 nm,布线球64海里。两个节点后,我们应该在32 nm。这将是一个不错的目标0.7 - 0.7倍。所以如果你看看32 nm布线,最小的我们可以用193纳米光学光刻曝光解决方案是80海里。你这样做两次,40。双模式不会让你一个32 nm。我们会看着双模式以外的东西。这样,我们就又回到了创新的速度。你可能熟悉双模式和设计流程和EDA工具,但现在我们必须做更多的下一个节点。这是一个很大的负担。 EUV, because it is roughly 10 years late, will come in right at the resolution limit. A 32nm pitch is where we can make unidirectional gratings. It’s a very tough challenge. For cost and throughput reasons, we’re trying to come in with double patterning, but it will be a very restrictive design environment. Even if we get EUV up and running, and leaving behind all the issues of finFETs, which are very restrictive, and non-lithography things, we’re never going back to half-micron days. It’s going to get more restrictive at every node.

SE:我们现在得到的电子不通过现有的材料以同样的速度移动。我们用新的材料,他们是更困难,成本会受到什么影响?

品牌:设备的一个关键的变化是来自静电控制,这是门夫妇进入通道和结果如何的通道。我们已经从平面的原因设备finFETs,合理可预见的是,如果我们要降低伸缩门的长度必须去gate-all-around结构。这部分,有很好的前景,因为我们在外延生长有良好的功能,我们可以把不同的材料到wafer-for示例中,硅和硅锗已经掌握了。然后你可以选择性腐蚀相结合的删除不需要的部分材料。所以你可以创建一个非常复杂的结构,将面向水平的gate-all-around结构中最有用的。可以采取另一种方法是垂直生长设备,你可能会腐蚀孔dielectric-like二氧化硅,然后你可以用epi种植材料。这些过程很好定义为某些物质系统。但多好我们在引进全新的材料吗?判决仍出去。当你看III-V材料,可以做吗?这是该行业仍在发展中。 There are a lot of additional process steps that have to be developed, like creating the right dielectric and how to do the doping. Whether there’s an inflection coming soon to a new channel material is still an open question. But we have a pretty good horizon to build devices out of silicon and silicon germanium for the next couple nodes.

Liebmann:假设我们可以构建这些设备。我们如何连接在一起?电线要16 nm宽。大部分会被不进行任何当前的衬垫。我不懂这个的物理学。我不明白我们如何连接这些gate-all-around结构我们要构建。我看不到任何材料创新在连接级别。

品牌:最可能的情况是,我们在横向的设备通道。然后你可以堆积的渠道和获得更好的密度电流驱动器。说,需要解决一些复杂的腐蚀问题,但这是一个很好的途径让这个晶体管密度更好。但是你提出一个很好的观点扩展互连和联系。这班机必须得到改善。有解决方案在桌子上薄衬层,和在某些情况下消除衬垫。当你看过程像铜和钨、有障碍或衬垫在战壕里,有一些好的想法被放在桌上的提高,规模,所以至少会有几个节点的改进。没有材料比铜导电,但有较低材料比铜电子自由通行证。钨、镍和钴有较低的电子自由通过,所以我们可以选择极其有限导体的其他材料,他们会规模两倍比铜。有交叉的电导材料非常小的特征尺寸与铜相比。 A tradeoff can be made on whether you want to focus on high current carrying capabilities for power distribution, or very small wires if you’re concerned about capacitance the ability to carry current over short distances. This ties into the question of overall scaling. How long do wires have to be? If can keep scaling the transistors down productively and reduce the wire length, it solves some of the problem.

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