更多的节点,新问题

尖端的推出过程节点加速而不是减速,无视预测设备比例将开始消退由于成本上升和开发难度的增加在这些节点芯片。

成本确实在上涨。设计规则的数量亦是如此,反映飞涨的复杂性源于多个模式,更多的设备在一个芯片,和更多physics-related效果与三维晶体管密度有关,更多的功能,以及减少电介质。此外,增加的不确定性是否水平知识产权将最先进的节点,它是否会被充分测试并使用最新版本的特点铸造的过程。

“过去,当你将从一个技术转移到另一个港口,很明白你已经完成你的设计是没什么大不了的,”迪帕克说人力副总裁IP工程eSilicon。“你按比例缩小的图表和再布局这个新规则。技术节点只是一个数字,不管40 nm或90海里。它本质上都是相同的。方面的期望也,资源和精力,如果我有一个设计完成的前一个节点,我可以重用很多快速推进到下一个节点。”

很好足够的二维结构,但它改变了显著的推广finFETs。

“设备垂直,所以现在限制硅面积是金属层,“人力说。“铸造厂一直在研究怎么去金属层具有更严格的螺距比在前一个节点完成。现在设计规则是非常严厉的。设计规则手册现在数千页,和布局团队正把头发弄清楚如何进行更改而不影响另一个层。就像多米诺效应,你做一个小变化的设计和影响10其他东西。今天,设计是如此严格和精细,绝对严格的公差和利润率无处不在,事情变得非常困难。”

这也意味着设计师和布局工程师需要每天在一起工作,因为如果布局团队使一个主要调整的地方,它可以创建问题在其他地方。尽管堆积的问题,通常,一些公司的迁移计划正在加速。

“过渡从90纳米到65纳米花了近四年,”观察汤姆Wong业务发展总监在IP组节奏。“从65纳米到55,然后到40 nm花了近三年。甚至从40 nm平面28 nm high-k /金属门(HKMG)大约三年了。然后发生了一件事。从28 nm HKMG 20 nm花了大约两年时间。然后,事情开始加速。从20 nm HKMG 16 nm finFET花了不到两年。16日至14 nm花了不到一年,然后到10纳米。我们目前在7海里,即使10纳米晶片不到一年前刚刚开始生产。”

加剧这种加速,技术达到这些优良的几何图形一个期望更少的铸造厂是参与这个迁移由于广泛的研发和新晶圆厂的巨大的资本支出成本,他说。“事实是非常不同的。至少有四个主要公司/铸造厂参与16 nm和更精细的几何图形。即使在7海里,至少有三家公司争夺领导地位。”

图1:不断增加的复杂性和设计规则。来源:导师,西门子的业务

经济因素
这些举措的经济学影响进一步上游设计流程。芯片行业取决于IP重用或更准确的IP从节点到节点迁移使这个经济可行。这是变得难以维持。

“当你从一个几何图形转移到下一个更精细的几何,当名义从0.8 v至0.7 v低Vdd滴?这将改变你的简单的IP迁移项目进入一个全面的重新设计等复杂的IPs高速并行转换器,”黄说。”也,你设计余量较少,更复杂的角落定时关闭,和更多的考虑管理缴纳(芯片上变异)在你的模拟。这往往会抬高IP实现的成本和延长时间部署。”

更糟的是,很多SoC开发、设计实现和IP支持高级节点完成与学习过程。这意味着一个IP可能需要刷新过程最后成熟或新流程时准备大规模生产。所以不仅是IP开发过程更加困难和昂贵,但开发芯片的整个过程变得更为昂贵。

“从16/14nm 7海里,我寻找的是我们正在运行在1.5 x资源而言,“eSilicon的人力说。

硬和软IP、节点与nodelets
艰难的IP不断更新的迁移变得特别困难的在这个世界上遵守规则。

“当我们谈论的是迁移的IP,它极大地取决于首先迁移到一个新的half-node,所谓nodelet,这被认为是一个增量变化和一个原始节点,“本尼Winefeld说,解决方案架构师Arteris IP。“满,新节点迁移总是困难,但过渡到半节点是可行的,因为它主要是一种光学萎缩。的刚果民主共和国规则是类似的,三角洲各电特性也是统一的,或多或少,且可预测的。”

他指出迁移台积电的32 nm 28 nm的一个很好的例子。“我不会说这是容易的,但这是完全可行的。在最近的节点,刚果民主共和国规则集变得更大、更复杂,在数以百计的规则来成千上万的规则。另外,基本节点和之间的增量nodelets也在增长,所以他们不再是类似的。从我最近的经验,16,台积电12台积电,这应该是一个渐进的步骤,不像类似了。有实质性的差异。如果你想做一个自动翻译使用的智能工具,并调整多边形,他们需要执行更复杂的转换。不仅仅是你可以乘以0.8线性规模和一切工作。不仅你会突然违反物理规则,但电特性也可能极大地改变,将不再工作。在台积电12日,刚果民主共和国的规则是不同的,图书馆是不同的。 But even so, TSMC 12nm is considered to be an incremental change.”

把一个完整的节点,从16 - 7 nm更加困难。需要过渡从双模式计算设计平台,完全不同的规则,他说。
和所有这些熊network-on-chip,充当胶水逻辑cpu的缓存,加速器和记忆。

“硅允许我们做越来越多的相同的模具,但是从设计的角度来看,你仍然可以称之为IP因为SoC设计人员可以使用这个NoC作为构建块,而不需要深入了解实现细节,“Winefeld说。“只要荣誉的协议,只要是逻辑上正确,满足高层次的系统需求延迟、带宽、服务质量,并没有真正有意义有一个IP硬。如果你可以想象死亡的大小,这个网络通常漂浮在“诱导多能性”之间的通道连接,这些IPs反过来可以是硬或软的。但NoC,出于实用的目的,软。NoC千差万别的拓扑结构和布局,这是特定于SoC的设计。”

获得IP块一起工作只是问题的一部分。能够证明功能测试芯片的IP是另一回事。

“如果你是一个IP提供商,那么您需要完成一个功能测试芯片所有较低的节点上,因为人们会问,“Ranjit说Adhikary,负责营销的副总裁ClioSoft。“他们不是这么在乎是否核心或柔软的核心。他们想知道你是否有功能测试芯片完成。负阻元件成本高,成为一个具有挑战性的情况。小公司就很难和把钱投资在测试芯片不保证你会得到很多的订单。另一方面,如果你是一个系统,您使用的是自己的“诱导多能性”。然后,当然,这是有意义的。但你仍然要看它要多少钱和多少工作需要,因为工作需要IP迁移到一个高级节点是相当高的。”

再加上一些更多验证。

”这些问题肯定意味着许多额外的验证,和你想要小心盲目放弃事情没有真正研究的影响每一个小问题,”约翰·弗格森说产品营销总监导师,西门子业务。“我怀疑这也意味着更多的早期测试航天飞机以确保你真的有事情打。我们认为和希望EUV光刻技术,这将使事情变得更好或更容易,我们可以开始放松一点东西回来。原来它不是。EUV可能提供了一些放松一两层,但并不全面。有太多的相互依赖关系,最后它不会帮助解决这个问题。我们知道这将是困难的。有很多高层,“嘿,这里有很多好处。“可是你看,实现交易的一个好处。天下没有免费的午餐。”

一个可能的解决方案,获得推进力在先进的设计,包括混合和匹配的IP和街区开发不同的流程节点。

异质性是驾驶思考SoC设计的新方法,指出Anush莫汉达斯·,营销副总裁和业务发展NetSpeed系统。

“一个新兴趋势的概念是一个多层芯片基地层,这可能包含I / o和一些外围设备实际上存在的28 nm,然后所有不同的计算,所有的东西你推性能实际上存在于一个单独的层,“莫汉达斯·说。“也许这就是16 nm或7海里。尽管它可能以不同的方式,它需要某种形式的情报联系在一起。”

从逻辑上讲,它可能是一个大的SoC,但是你分区,他指出。“另一种形象化的方法甚至现在,当有一个标准的IP,人们认为它是分而治之。他们说,‘这是我的CPU子系统。这是我的形象子系统。这是我的内存子系统。“你分区设计不同的子系统和你把它放在一起。我们现在看到的仍然是相同的除了也许几个分区实际存在于一个单独的芯片。只是放在一起在相同的包中。显然这需要一个很复杂的互连,但这种多层的芯片是越来越受欢迎的减少过程节点。”

保持不变的一些问题,如地板计划。和流程的一些先进的组件开发的时间更长,即使节点之间的时间正在减少。

“位置是出现在流比早些时候解决以前,”马克·理查兹说,技术营销经理在物理实现Synopsys对此。”,但你也不得不开始设计版本0.1或0.5的一个过程,所以整个设计过程需要更长的时间。有更多的相互作用导致客户顺利一切随着过程的发展。但节点的速度,加上nodelets的释放,使它更加困难。”

从铸造,快速增加的nodelet缩小逻辑,其他部分相同的节点。是否让他们更容易的IP开发人员还没有完全清楚,但这似乎是一个有吸引力的选择在一个水平。“如果你只是想用这个IP一样在新设计中,和一些其他的东西在新设计将使用或利用这些特性的新节点,并不是那么糟糕,因为通常是让你得到更严格的公差,使你更严厉,更困难的规则,”弗格森说,导师的。

还有另一个方面,然而,涉及工程资源。“有很多过程节点,我们超过供应的智能IP支持工程师,“节奏的Wong说。“在我们完成完整的IP支持在一个节点,下一个节点出现。我不知道这个趋势是可持续的。”