摩尔记忆问题

六晶体管静态存储单元(SRAM)几十年来一直是片上存储的支柱，并经受住了时间的考验。如今，许多先进的soc有50%的芯片面积被这些存储器覆盖，因此它们对持续扩展至关重要。

“现代系统中使用的SRAM与上世纪七八十年代使用的SRAM类似，”微软首席技术官邓肯•布雷姆纳(Duncan Bremner)表示sureCore．“特征尺寸变小了，但其他方面几乎没有变化。”

6 t静态存储器电池看起来像两个背靠背的逆变器和一对驱动晶体管。该电池由晶圆厂设计，为制造进行了优化，通常打破了应用于工艺的常规设计规则。

IBM 6T存储单元。资料来源:App Note 1997。

“当我们看一下规模内存微距从28纳米平面到16纳米finFETipat的工程副总裁Deepak Sabharwal说:“我们的期望是宏应该缩小40%到50%，而代工比特单元能够实现这一目标。eSilicon．“代工公司非常关注他们如何进行模式设计，他们可以演示比之前技术低0.6%的位元。以前的标准是0.5，所以现在已经有所放缓。”

Farzad Zarrinfar，董事总经理Novelics群导师图形为6T比特单元的缩小提供了一些硬数据。“一般来说，在65nm工艺下，典型的绘制位元尺寸为.525µm²，在40nm工艺下，它降至.299µm²，减少了约44%。在28nm时，如果考虑超高密度工艺，它下降到。198µm2或。1566µm²。又减少了36%。在22nm时，它变成了。108µm²，又减少了44%。在16nm的finFET中，它下降到0.07µm²，又减少了36%。”

ASML执行副总裁兼首席技术官Martin van den Brink在ISSCC 2013上表示，SRAM比特单元的尺寸可能不会从20nm节点减小到10nm节点，甚至可能在7nm节点上变得更大，因为它可能需要超过8个晶体管。

但并非所有业内人士都持这种负面看法。库尔特·舒勒，营销副总裁Arteris他预测，“片上SRAM的扩展速度将比逻辑快一些。这是因为设计规则越来越倾向于一维金属布局规则。这将以消极的方式影响逻辑，15%或更多，在缩放的基础上。SRAM已经是常规的，而且会比逻辑更快地变得更加密集。”

Zarrinfar谈到了bitcell中已经发生的一些变化。“布局变得更加复杂和困难。例如，在40nm时，聚可以向任何方向移动，但在28nm时，聚只能向一个方向移动。Poly互连电容正在增加，这从功率的角度引起了问题。”

“即使所有的制造和数学方法已经应用到6T SRAM单元，他们开始在基本电路层面出现问题，”首席执行官说Kilopass技术．“与经历了几次变革的逻辑功能不同，SRAM迫切需要新的电路设计。”

电力是一个日益严重的问题，而控制电力的方法就是降低电压。sureCore的Bremner解释道:“当你从28纳米转变到14纳米时，电源电压就会下降，你必须开始耍一些花招来维持稳定的1或0。”“关键是要创建更灵敏的读放大器来检测信号，以及更灵敏的写放大器来将值驱动到位单元中。”

变异和特征
随着进程几何尺寸越来越小，位单元设计面临着额外的压力。“如果你考虑60纳米标准CMOS晶体管，把它的尺寸减半，大多数事情都符合传统的物理定律，”Bremner说。“但如果你把一个60nm的晶体管缩小到15nm，规则就会改变，因为量子效果开始发挥作用。这在28nm左右开始起作用，但在这以下，如果你尝试将门区域的99个电荷除以2，你就会开始看到单个原子和原子性变化的影响。加上或减去一个原子现在是重要的，而在60nm时，这并不重要。”

过程几何在这里确实很重要。Zarrinfar指出:“在较小的几何形状中，对变异性的敏感度更高，这增加了对综合蒙特卡罗模拟的需求。”“这意味着周围的电路必须能够处理3、4甚至5σ的变化，以确保没有良率问题。”

即使这样也可能不够。“我们看到设计人员必须设计到更高的西格玛，高达7σ的内存位元，”公司总裁兼首席执行官说Solido设计自动化．“这是因为比特单元实例的数量更大。分层蒙特卡罗方法正在用于全芯片内存统计验证，通过消除过度设计来提高功耗、性能和面积。”

Bremner帮助我们正确看待这个问题。“如果一千个细胞中有一个失败，故障率为0.1%，那就是3σ，是可信的。如果你有一个千兆的内存，你看到的是1 x 10^9，这是更具挑战性的。失败的可能性要高得多。在一个芯片上有这么多的内存，从统计上来说，更有可能你会有一个比其他比特单元更边缘的比特单元。内存设计的挑战之一是处理如此高的西格玛可变性。正或负3σ，甚至正/负6σ，由于蒙特卡罗模拟所需的努力，会带来一个问题。”

基于finfet的位元有什么不同吗?“finfet可以减少泄漏，但在可变性方面没有真正的好处，”Sabharwal说。“当我们设计SRAM宏时，我们必须保护带由于变异，电池性能下降了大约3倍。”

围绕位单元进行设计
虽然从技术上讲，位单元继续扩展，但对周围的逻辑施加了额外的压力。Zarrinfar说:“随着几何形状的缩小，Vt正在下降。”“他们必须降低电压，因为功率依赖于它- CV²f。当电压下降时，当从LP到ULP过程时，Vt下降，这使得读取和写入内存更加困难，这意味着你必须想出非常优雅的电路。必须将写辅助和读辅助等技术集成到新节点中。这在65纳米工艺中是不必要的。”

Sabharwal说，假设使用相同的电路，但采用不同的技术，挑战在于“我们能否实现类似的扩展，从而与代工对比特单元所做的匹配”。“这是一个很难回答的问题。复杂之处在于细节。如果您观察活动位元尺寸，我们正在接近字行方向比位行方向大3倍或4倍的单元格。这是一种非常倾斜的细胞。字线所需的电路需要适合一个非常紧密的音高，并需要非常仔细地考虑结构。你不能指望将28纳米工艺直接移植到16纳米工艺，并实现规模化。”

比特元极其敏感，需要被封闭在一个能够保护它的环境中。Sabharwal解释说:“你必须为写和读操作设置特殊的电路——这被称为读辅助和写辅助。”这些电路被认为是外围的一部分，但实际上它们实际上是位单元数组的一部分，因为它们只是为了访问位单元而被需要。因此，纯位元的缩放可能看起来像是实现了技术趋势，但如果你为辅助所需的额外电路负担缩放，那么你会发现数字看起来不那么好。”

读写辅助是一种动态改变位单元的操作条件的技术。例如，wordline上的电压可以提高到单元电压以上。“文字线方向的负荷变得非常重要，”萨巴瓦尔说。“为了解决这个问题，人们必须在里面放中继器，或者使用替代的字行路由结构。”

回到功率方程- CV²f，另一种方法是集中在c上。“许多功率是由寄生电容上和下的电荷运动所消耗的，”Bremner指出。“我们改变了内存的架构来优化这一点。现在读放大器分为局部放大器和全局放大器。这意味着我们没有一个巨大的词线横跨整个数组，所以我们可以摆动词线的一个较小的子部分，并使用它向外部世界发出我们所看到的信号。”

除了可变性，还有成品率问题，这意味着测试和修复对于大内存变得越来越重要。Cheng说:“大多数类型的记忆都可以进行修复和ECC，基本上可以将原始良率要求降低大约10倍。”

新方法
每一代新工艺都需要创新来保持6T SRAM单元的活力，一些人正在寻找替代方案。这些替代方案是位单元本身的新设计，向不同内存类型的迁移，或者先进的封装技术。

Cheng解释说:“许多新的6T、8T、9T甚至10T设计正在竞相取代目前的6T sram。”“嵌入式动态随机存取记忆体在40nm之后被认为已经死亡的SRAM也正在作为SRAM的替代品卷土重来。FD-SOI这款车的后偏置特性实质上提高了Vt，并有望将待机功率降低5倍。”

最近的技术是使用多个Vt植入物，并重新塑造N和P晶体管的特性，以实现更精确的特性。然而finFET对N和P晶体管都施加了离散量子化尺寸。Cheng解释说:“这是一个问题，因为N和P在速度和电流密度方面有着根本的不同。”“使用传统的N和P晶体管来创建6T SRAM的技术根本行不通。制造团队基本上必须使用Vt植入物和其他掺杂剂改变N和P的I-on和I-off特性，以平衡两者。”

另一种可能性是用SRAM代替其他内存类型。“随着逻辑规模的缩小，对嵌入式的需求非易失性内存(NVM)增长并超越了嵌入式闪光考虑到制造成本、面积和开发周期，eFuse可以提供的产品，”该公司首席技术官Wlodek Kurjanowicz表示Sidense．“一次性可编程(OTP)内存成为所有物联网ic、模拟/RF和大型物联网ic的首选逻辑NVMsoc它可能成为下一代CMOS节点的唯一可行选择。”

不断增长的内存需求正在推动诸如高带宽内存(HBM)、混合内存立方体(HMC)和基于tsv的新技术2.5 d以及3D记忆巩固和整合。eSilicon产品管理副总裁Patrick Soheili表示:“为了降低功耗，对带宽和容量的需求，以及多核处理器系统对越来越大的暂存板的需求都在增加。”“我们在许多系统类型中都看到了这一点。当你有内存时，你可以避免大量的流量，或者当你有高速网关时，你可以更好地管理流量。”

这种权衡正变得越来越普遍。Shuler说:“一段时间以来，SRAM和SoC上的逻辑之间一直存在平衡。“使用带有芯片堆叠的外部存储器已经发展得如此之快，以至于将所有内存与eDRAM放在SoC上的竞争还没有被证明是可行的。”

舒勒还指出了另一种缓解压力的方法。“大多数soc已经不再使用芯片上的大型离散内存块，而是将程序内存分布到I/O缓存或LLC(最后级缓存)中。当连接到芯片网络(NoC)时，这些数据可以在CPU、MCU、GPU和DSP等多个处理单元之间共享，从而更有效地分配内存。这种效率节省了电力，减少了不必要的DMA和多次访问。”

珍贵的记忆
最后一种方法(但在业界不太流行)是减少内存消耗。Zeidman Consulting总裁Bob Zeidman指出:“有很多人一直告诉我，内存是免费的，而且越来越便宜。”“过去，大多数控制器都进入了人们愿意花更多钱购买的工业产品。的物联网(物联网)正在改变这一点，我认为内存将成为一个问题。”

扎德曼指出，争论双方都有推动力。历史表明，这种膨胀还在继续。“对于嵌入式系统，你也有RTOS、驱动程序和代码库。没有人努力把它变小，而是不断地增加。这些需要大量内存。高级编程语言、面向对象语言、没有类型转换的语言、垃圾收集——这些都需要大量内存。没有人愿意培训软件工程师如何编写高效的代码。”

但随着物联网的发展，成本和功耗成为更大的问题。Zeidman认为，应该有可能创造出一种工具，可以找出你不需要的东西，然后大幅减少内存占用。也许这将足以阻止总内存区域的压力增加。