通过消除缝合的需要来提高吞吐量。
作者:John Chang, Corey Shay, James Webb和Timothy Chang
随着制造商越来越多地转向后端改进，以满足今天和明天的下一代设备性能提升，摩尔时代即将到来。在高级封装领域，通过将多个硅节点和设计组合在一个封装中，异构集成是帮助实现这些收益的一种工具。
但是，与任何技术一样，异构集成以及通常支持这种集成的扇出面板级封装也带来了一系列独特的挑战。首先，由于组成每个集成包的组件的数量，预计包装尺寸将显著增长。问题是:这些大得多的封装需要多次曝光来完成封装的光刻步骤。此外，多个重分布层(RDL)可能会对基材的表面和内部造成应力，从而导致翘曲。然后是收紧分辨率要求和更严格的覆盖需求的问题。
图1:异构集成的路径。(来源:节奏)
异构集成需要将多个芯片集成到一个封装中，尺寸从75mm x 75mm到150mm x 150mm甚至更大的封装，以供未来应用。然而，对于一个先进的包装步进机，其有限的曝光场为59mm x 59mm，需要多次曝光拍摄才能完成这些较大的包装尺寸之一。这种方法在业内被称为“拼接”，需要多个网格，且吞吐量低。毫不奇怪，这会增加成本。
幸运的是，有一个解决方案来解决这些缝合挑战。通过将步进场尺寸增加到150mm x 150mm以上，消除了对拼接的需求，吞吐量显著提高。目前先进的包装步进机在曝光场为59mm x 59mm的情况下需要拍摄64张照片，而具有极大曝光场的步进机只需拍摄4张照片就可以完全曝光一块510mm x 515mm的面板，无需进行图像拼接(图2)。
由于不再需要缝合，增加吞吐量的障碍就被消除了。
图2:超大曝光场(250mm x 250mm)和普通曝光场(59mm x 59mm)在一块510mm x 515mm面板上的布局。有了极大的曝光场，一个面板可以完成只需四(4)次拍摄;在当前的大曝光场下，一个面板需要64次拍摄才能完成。
在基材上添加多个重分布层(RDL)可能会对基材的表面和内部造成应力。这些应力的可能结果是:翘曲和地层变化。如果基材因高压、高温或其他工艺步骤而变形，这种变形会导致图案漂移，并影响大幅面面板光刻过程中的叠加结果。如果在曝光过程中不进行校正，这些因素会导致严重的叠加错误。
除了这些挑战之外，先进的集成电路衬底(AICS) RDL层将需要3µm的分辨率，最终将向1µm发展。
让我们看一个如何解决这些问题的示例。在我们的实验中，我们使用了步进有一个非常大的，精细的曝光场。此外，我们选择了具有10微米厚干膜抗蚀剂的铜籽晶片来确定光刻系统的分辨率性能。如图3所示，在仅四次拍摄中，步进器显示了3µm的线/空间分辨率，同时提供了高达60µm的对焦深度。
图3:超大曝光场，精细分辨率光刻系统分辨率性能:3 μ m线/间距的铜籽晶片横截面图像与10 μ m厚的干膜抗蚀剂，其纵横比为1:3.3。2.3µm, 3.5µm和4µm线/空间的隔离和密集区域分辨率结果。3.3 μ m线/空间的博松曲线与10 μ m厚的干膜抗蚀剂。X轴为焦点(µm)， Y轴为CD(µm)。在3µm线/空间内，用10µm厚的干膜抗蚀剂观察到60µm深度的焦点。
为了测试光刻系统的叠加性能，我们选择了一块510mm x 515mm的玻璃面板，带有1.4µm的液体抗蚀剂。测试车辆采用逐点校正方法，每个面板四次拍摄，以构建第二层。然后我们检查了layer 1和layer 2之间的覆盖错误，以确定覆盖性能。通过读取重叠游标的位置来确定重叠误差。每个曝光场包含3 × 3个测量点，每个面板测量2 × 2个镜头，以确定光刻系统的叠加性能。
根据我们的叠加性能分析，单个反射对准系统(RAS)相机的偏差|X|平均值+3西格玛为0.91 μ m，偏差|Y|平均值+3西格玛为0.91 μ m。这些数字表明一个非常大的曝光场，精细分辨率光刻系统可以实现小于1微米的激进覆盖数，这将是未来先进的包装应用所需要的。
在未来几年，随着分辨率越来越小，覆盖预算越来越紧，覆盖控制将在异构集成中变得越来越重要。幸运的是，有一些方法可以实现这些激进的覆盖需求。
在未来的博客中，我们将专注于扇出面板级封装中的异构集成挑战，我们希望展示如何成功地使用极大的曝光场，精细分辨率光刻系统来识别AICS面板中的错误项和失真组件，并纠正这些以实现良好的覆盖。正确的误差和失真校正、区域解校正和额外补偿是实现大批量制造的最佳覆盖数的关键。
Corey Shay是Onto Innovation的高级应用工程师。
詹姆斯·韦伯是Onto Innovation的技术总监。
Timothy Chang是Onto Innovation的高级应用总监。
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