为什么未知会给测试时间和覆盖率带来问题。
作者:拉胡尔·辛格尔Giri Podichetty
部署在汽车、医疗和航空航天等安全关键应用中的集成电路(ic)或芯片的操作故障可能会产生灾难性后果。这些故障可能源于芯片中未能通过制造测试的缺陷，或由于操作环境等因素在系统运行期间可能发生的瞬态故障。为了避免此类故障，这些集成电路需要最高质量的制造测试，以实现低于百万分之一(DPPM)的缺陷，以及系统内测试功能，以确保芯片在ISO 26262标准定义的系统运行期间的安全功能。IC设计人员通常基于单元感知、路径延迟、过渡等高级故障模型生成扫描测试模式，以满足积极的测试质量目标，并添加测试设计(DFT)，如逻辑BIST用于系统内测试。
逻辑BIST是系统内测试的关键DFT组件，用于测试设计的非内存部分。与使用带有扫描测试引脚的自动测试设备(ATE)应用模式的扫描测试不同，逻辑- bist测试模式是使用伪随机模式生成器(PRPG)在芯片上生成的，并且使用多输入移位寄存器(MISR)将测试模式响应累积成签名。MISR签名将与芯片上或芯片外的预期签名进行比较，以确定测试通过/失败状态。除了要求高测试覆盖率外，安全关键应用中的ic系统内测试必须具有较短的测试时间，因为测试是在芯片的功能操作期间进行的。影响逻辑BIST测试时间和测试覆盖率的主要因素之一是设计中生成未知(即X)模拟值的路径，因为X破坏了在多个测试模式或测试间隔中累积的MISR签名。这会导致测试覆盖率的损失，或者需要更多的测试模式来实现增加测试时间的目标测试覆盖率。标准逻辑BIST解决方案需要一个X-clean设计来避免这个问题。
由于各种原因，x出现在设计开发周期的不同阶段，包括未建模的电路行为、丢失的设计初始化和静态时序分析(STA)中未计算的时序路径。使用标准逻辑BIST，设计人员可以通过改变设计来消除x，或者以牺牲设计进度或测试质量为代价，在模式生成过程中屏蔽扫描链来处理它们。为了在位置和路线过程之前消除x，设计人员通常选择设计更改而不是屏蔽扫描链，因为在此阶段设计更改的转换时间较短(如图1所示)。然而，在位置和路线过程之后，通常会出现新的x，并添加时间信息。这个场景如图2所示，其中设计人员被迫在由于设计更改/重新旋转而导致的显著延迟和由于链掩蔽而导致的较低测试质量之间做出权衡。未知的逻辑值在后硅时代提出了更严峻的挑战。随着当今积极的设计实践和技术节点，由于复杂的故障模型、时序边缘和操作参数变化等因素，几乎不可能预测后硅时代的未知值。如图3所示，在硅中不可能改变设计，唯一的选择是通过屏蔽链来妥协测试覆盖范围和测试时间。由于这些因素，设计人员必须牺牲设计进度或标准逻辑BIST的测试质量。
图1:在位置和路线过程之前消除x的设计流程。
图2:地点路线处理后消x的设计流程。
图3:后硅设计中处理未知值的流程。
容忍x的逻辑BIST，例如TestMAX XLBIST，使设计人员能够通过最小化由于整个链屏蔽而导致的x对测试质量的影响来避免这些权衡，同时还消除了设计更改的需要。TestMAX XLBIST可以对包含x的扫描单元进行动态屏蔽，而不是屏蔽整个扫描链，导致测试覆盖率损失大。扫描单元屏蔽允许链可观察性，并实现类似于X-clean设计的测试时间和覆盖范围，大多数情况下没有相关的开销。TestMAX XLBIST通过智能地使用其PRPG重新播种能力、动态容忍x解码器和x掩蔽解码逻辑(如图4所示)来实现测试目标。图5显示了给定数量的模式种子的测试覆盖率与模式计数的示例比较。
图4:TestMAX XLBIST架构。
图5:TestMAX XLBIST在多种子情况下实现了高覆盖率。
除了测试时间和覆盖要求外，用于安全关键应用的集成电路还需要在其功能运行的不同阶段进行测试，以确保及早发现和减轻任何潜在缺陷及其影响。TestMAX XLBIST支持系统内测试的三个主要阶段:上电系统测试(POST)、功能运行期间测试和下电系统测试。TestMAX XLBIST架构还设计用于支持制造测试的确定性测试模式生成，当芯片需要制造和系统内测试时，无需单独的编解码器逻辑。除了x -公差能力外，TestMAX XLBIST还可以生成硬件，为系统内测试和制造测试启用功耗感知模式。它还支持基于高级故障模型的系统内测试模式，包括单元感知、路径延迟和转换。
在当今充满复杂设计的竞争环境中，设计人员不能在设计进度和ic测试质量之间妥协，特别是在安全关键应用中。通过设计变更迭代或按照标准LBIST的要求添加更多的测试模式来实现X-clean设计，以满足测试目标并不是一个可接受的解决方案。TestMAX XLBIST在X-clean设计上表现最佳，同时还提供了处理X值设计的能力，而无需更改设计或屏蔽整个扫描链，满足设计进度和测试质量目标。
Giri Podichetty是Synopsys数字设计集团的产品营销总监。
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