模拟迁移等同于重新设计

模拟设计从来都不容易。工程师们可以将整个职业生涯都花在锁相环(PLLs)上，因为为了正确地使用锁相环，需要深入了解电路的功能，包括它们如何在不同的工艺角和不同的制造工艺中响应。

在finFET时代，这些挑战只会加剧模拟电路。例如，重用在数字世界中是一种常见的做法，但它还没有应用于相当数量的流程节点的模拟设计，因为模拟电路不能扩展到某个点以上。

从技术上讲，出现这种情况有几个原因。“高精度模拟设计人员会对复用和迁移感到不舒服，例如，在模拟中没有工具可以保证定时关闭，”at模拟/混合信号验证业务单元的产品营销和管理总监Mick Tegethoff说Mentor，西门子的一项业务．“我们发现传统的模拟设计师花了很多时间真正理解设计的功能。”

finFET节点中越来越多的物理和静电效应迫使工程团队将迁移作为一种选择，并重新考虑架构和设计电路，并进行更多的验证。

Tegethoff说:“更小的几何形状实际上包含了一些有助于模拟设计的特征。”“从某种意义上说，它们的规模可以改善泄漏等问题，但完全不像数字技术那样大规模。这不是说你去看心理医生就完事了。有些事情肯定会让它变得更加困难。对于高精度adc、锁相环和精密模拟电路，随着节点越来越小，设备本身的随机噪声成为一个不可忽视的主要因素，需要在模拟中考虑到这一点。”

对于晶体管上的两种类型的噪声-热噪声和闪烁噪声-瞬态噪声分析可以在其中运行香料模拟。Tegethoff说:“这是一个时域分析，但在每一个时间步骤中，它都会为每个设备插入随机噪声。”“虽然它确实使增产所需时间更长，但设计团队可以在时域内模拟复杂的锁相环或高精度adc，以观察其锁定和稳定性。

图1:数字信号与模拟信号。资料来源:维基百科

另一个日益增长的挑战涉及互连阻力，这在每个新节点上都成为一个更大的问题。与互联，在电路的刺激中必须考虑互连本身的电阻和电容。否则就不准确。导体越薄，电阻越大。

他说:“如果一个晶体管的输出连接到另一个晶体管，在过去，你可以把它当作一根零电阻的理想导线。”“现在它有一定的电阻，这意味着在电路铺设后，必须提取布局寄生。这些必须反馈到原理图中，并重新模拟所有内容。这将导致电路上的元件数量增加10万倍，这意味着模拟需要更长的时间。然后，如果您使用电阻运行模拟，并且发现它不符合规范，那么您必须返回，更改内容，并再次模拟—更不用说这将需要额外的验证。

导致模拟IP复杂性的其他因素包括设备本身的可变性，这需要蒙特卡罗类型的分析来确保可变性是可控的。设备行为取决于布局上下文和周围环境，这通常属于布局依赖效果(LDE)。设计IP高级产品营销经理Muthu Vairavan表示，这些效果显著增加了设计和布局之间的迭代节奏．

Vairavan说:“此外，由于复杂的设计规则，使用多模式打印这些较低的几何图形增加了自定义布局周期时间。”模拟设计人员还需要考虑与线边缘粗糙度相关的不匹配效应，以及在这些较低特征尺寸下的互连变化。finfet的出现给模拟设计带来了额外的限制，因为器件宽度现在必须是一个离散的鳍片倍数(不像平面晶体管)。这些器件也容易受到翅片宽度和高度变化的影响，以及通径和互连电阻的影响，这使得模拟匹配复杂化。”

而模拟设计人员和工具供应商已经适应了这些变化与新的设计方法Vairavan指出，每个节点都有新的复杂性，导致成本和上市时间的挑战。“在高性能企业应用程序中看到的一个日益增长的趋势是从SoC到一个成套系统(SiP)设计，将多个模拟和数字芯片集成在一个封装中。这使得数字设计可以转移到高级节点以实现产品差异化，但仍然使用来自旧节点的经过验证的模拟IP。这主要得益于多芯片模块和2.5D集成技术的进步，以及高带宽、低功耗封装内互连可用性的提高。”

然而，低成本系统应用程序的挑战仍然存在，其中增加的包级集成成本是不合理的。“即使在高性能数据中心和云应用中，关键的混合信号设计，如非常高速的基于dsp的SerDes，也将受益于高级节点的更紧凑的密度和更低的功率。因此，模拟设计人员需要继续创新，而铸造厂和工具供应商需要在工艺和工具开发周期的早期纳入模拟设计反馈，以缓解这些挑战。模拟ip是许多SoC设计中的关键区别，其性能和质量对这些产品的成功至关重要。”

图2:不是所有东西都可以数字化。来源:中心点音频

节点和铸造的挑战
模拟电路的过程迁移一直很麻烦，但在finFET世界中，它已经成为一个更大的问题。

“由于先进节点的挑战，人们所谓的迁移的旧技术在某种程度上与压缩是同义词，您将现有的布局，例如350nm的旧节点的PLL添加0的乘数。X公司的技术顾问Ed Petrus解释道ArterisIP．“对于模拟电路来说，这总是有问题的，因为模拟电路对匹配等设计技术有非常严格的要求，即当有两根导线进出差分对类型的电路时，这两根导线的电流必须匹配。这是通过在电路中放置非常严格的器件来实现的。旧的压缩风格的问题在于，因为它是一种算法，所以它不理解这些严格的要求。在模拟世界中，他们称之为约束。通过压缩，这些匹配的需求最终会在不知不觉中破坏这些需求。因此产生的电路根本无法工作。”

这从180nm开始就是一个问题。下面的一切都需要重新设计。

Petrus说:“设备特性变化如此之大，以至于设计师必须重新审视电路，并确定现有的电路类型是否真的适用于新节点。”“如果它可以工作，那么拓扑结构就会得到维护，设备大小也会得到调整，这通常就足够了。但对于高级节点来说，这是不太可能的，所以设计团队最终会重新审视电路并重新设计大部分内容。”

在创建高级流程节点时根本没有考虑到模拟特性。它们的开发是为了利用数字电路的面积缩放。

“现实情况是，模拟电路和模拟接口最终被要求集成到数字块中，当然，设计这些块的人以及想要集成它们的人确实面临挑战，这是可以解决的，”曼努埃尔·莫塔(Manuel Mota)说Synopsys对此．

这些挑战源于这些过程的内在特征。Mota说，虽然其中一些影响甚至开始在批量工艺中出现，但随着finfet的出现，它们变得更加明显。“此外，这些设备本身更加复杂，它们的建模也变得更加复杂，更难以使用。这些特征不再依赖于内在装置的直接接近性。接近效应现在远远超过了通常的效应，设计师们再也不能假设晶体管的某些特征来设计了。它必须被假定在一个大的电路内部，所有这些来自它周围的影响都必须被考虑在内。这不仅适用于设备，而且适用于设备周围的连接。所以当你将一个设备与另一个设备连接起来时，这也是相当复杂的。”

即使是金属堆叠，过去也被认为是最理想的，但现在电阻、电容和寄生都在整个电路设计的特性中发挥着巨大的作用。此外，还有与finfet特别相关的效应。

Mota说:“你再也不能随心所欲地设计门的宽度和长度了，而这在过去是可能的。”“这对模拟设计意味着，首先，模拟设计的过程通常不太具有特征，因此电路的电气特性有更多的不确定性。你必须遵守和验证的规则要复杂得多，再加上设计的验证也变得更加耗时，因为在高级节点中，它可以很容易地乘以三到四倍。”

此外，在过去非常保守的电模拟节点中，设计并不敏感的事情，例如老化和可靠性，现在变得至关重要，特别是在汽车、医疗和工业应用中。

“你需要针对它们进行设计，并全部验证，”他说。“这又一次延长了设计周期。在模拟中，你在模拟中处理电压和电流随时间的精细演变，这可能意味着很长时间验证周期。这是主要挑战之一。然后，当涉及到过程和设备的特性时，它们并不一定适合模拟设计，比如你有一个以数字为中心的设备，模拟特性很差。从模拟的角度来看，它们可能建模得很糟糕，而现代模拟设计通常无法解决这些问题，传统的线性设计技术也无法解决这些问题。在某种程度上，你做了相反的事情。你承认这个过程不好。你承认你正在设计的工艺和晶体管的特性不是很好。你要做的就是利用这个过程中的好处，比如大量的设备。在这个过程中，你可以免费使用数百万个闸门，并进行校准。”

Tegethoff说，鉴于所有这些，权衡是一种微妙的平衡。“如果你有关于电路的知识并进行了迁移，有时电路必须进行调整。你运行的验证越多，你运行的刺激越多，你运行的可变性模拟越多，你必须拥有的边际越少，这样就不会发生不好的事情。不幸的是，在模拟中，很多余量不是面积就是功率。为了减少噪音的影响，你需要增加功率之类的东西。最后，设备本身的模型更加复杂。FinFET设备模型有三到四倍多的方程。”

高级节点上模拟IP的问题可以归结为一切都变得更加复杂，三阶效应变成了一阶效应。Tegethoff说:“最终的结果是，在那些模拟时间更长、模拟次数更多的节点上，对spice精确模拟的持续需求，以及对智能蒙特卡罗等智能环境的需求，继续要求电路模拟器保持准确，但速度更快，处理更大的电路，以便在合理的时间内完成工作。”

结论
展望未来，考虑到需要什么来支持5G等技术的频率和带宽，仍然需要一位艺术家来解决这一切。这是极其复杂的，而且会变得更加复杂。

Tegethoff指出:“模拟内容正变得越来越重要，因为它们都处于边界上。“这是边缘。无论是在物联网、通信还是在汽车中，你都必须处理模拟世界。这些接口需要更快，需要保持准确，还需要低功耗。”

曾经有点孤立的艺术现在不得不处理许多与先进数字设计相同的问题，但加入了一些独特的模拟扭曲。