第1部分:为什么模拟电路测试时间并没有受益于改善测试和如何解决它。
数字电路模块的测试时间ICs大大减少在过去的20年里,由于scan-based适当时机(DFT),自动测试模式生成(生成)工具,和扫描压缩。这些技术已经大大减少了测试向量的数量采用自动测试设备(吃),同时最大化的覆盖范围广泛的缺陷类型。
但对于模拟电路,测试时间几乎没有下降。混合信号集成电路测试时间,模拟部分经常占据总测试时间。然而,汽车ICs的数据表明,模拟电路控制缺陷测试逃。需要新的方法来提高测试覆盖率和缺陷宽容。,解决方案是Tessent DefectSim晶体管级故障仿真模拟、混合信号、电路进行数字电路。了解更多关于这篇介绍性的白皮书。点击阅读更多在这里。
|
|
|
|
|
|
|
|
|
|
留下一个回复