三维NAND虚拟过程故障诊断与研究

现代半导体工艺极其复杂，涉及数千个相互作用的单独工艺步骤。在这些过程步骤的开发过程中，上游和下游过程模块之间不可预见的消极交互的形式经常会遇到障碍和障碍。这些障碍会造成开发周期的长时间延迟，并增加成本。在本文中，我们将讨论使用实验设计(DOE)在SEMulator3D中找到的功能。

在制造过程中3D NAND更换门存储器器件的关键工艺模块之一涉及到在存储器单元中形成金属门和字线。当数百层二氧化硅和牺牲的氮化硅交替沉积在衬底上时，这个过程就开始了。然后，内存孔被屏蔽，并在堆栈中以最小间隔孔的数组蚀刻。每个牺牲的氮化硅层，将成为文字线，现在有一片瑞士奶酪的外观。在这些加工步骤中，由于蚀刻过程中的高纵横比和存储单元孔所需的极端深度，侧壁轮廓控制是困难的。在蚀刻过程中，可能会出现弯曲、弯曲和扭曲等偏差。所述存储单元孔直径和孔之间的间距从所述堆栈的顶部到所述堆栈的底部可以偏离多达25%。在存储单元孔中沉积存储单元材料后，在块的外边缘上掩盖并蚀刻一系列长而窄的狭缝沟槽。第二次蚀刻暴露了在狭缝沟槽侧壁的牺牲氮化硅。然后从边缘到中间横向蚀刻氮化硅层，直到完全去除。 [1] A refractory compound liner and a conductive metal are then deposited to fill the empty space from the outside to the middle of the silicon nitride layers. This process forms the metal gate memory cells and the wordlines. [2] The distance from the outer memory cell hole to the inside edge of the slit trench is referred to as the rail distance (figure 1). The rail provides a low resistance conduction path along the outside edges of the wordline. Wordlines are very long and are typically the entire length of a memory block. The resistance of the wordline needs to be highly controlled to maintain the desired memory switching speed.

图1:虚拟模型实验运行的自上而下视图。每次运行(A、B、C)有不同的实验条件。A)大的内存单元孔尺寸，没有字线轨道，并且在模型中启用了空隙。文字线中的空隙以红色显示，由于记忆单元孔之间的距离较小，空隙产生了夹断。B)大的存储单元孔尺寸，标称字线轨道距离，以及模型中禁用的空隙。C)标称存储单元孔尺寸，标称字线轨道距离。标称字线轨道距离如图C所示。

我们最近使用SEMulator3D模型来更好地理解影响3D NAND中字线电阻的因素。我们的研究表明，3D NAND字线电阻比计算电阻要大得多，仅由于在存储单元孔中导电材料的去除。我们的研究表明，在用导电金属去除和替换牺牲氮化硅的过程中，会形成空隙，这增加了字线电阻。SEMulator3D虚拟模型显示，如果存储单元孔太大，或者孔之间的间距太窄，字线内部区域的横向沉积路径将被截断，并在导电金属中形成空洞(图2)。

图2:SEMulator3D虚拟模型在三平面横截面中显示字线的边缘。所述金属导体填充不从狭缝沟槽边缘继续超过所述掐断到所述字线的中心。电流只能在尾管中从字线中心传导到管接头。

我们使用SEMulator3D过程模型运行了200个虚拟模型实验，改变内存单元孔直径、轨道距离和空隙跟踪。使用SEMulator3D电气分析包模拟字线电阻。然后从虚拟模型实验中提取Wordline阻力，并将阻力增加的百分比与轨道距离、记忆单元孔增加和空隙跟踪进行比较(图3)。

空洞形成对字行阻力的影响可以在图3中看到。如果将没有空格(红线)和有空格(蓝线)的情况下增加的字行阻力进行比较，很容易看出空格的影响。空隙的存在使字行电阻增加55%，与内存孔大小无关。增加外轨距离可以使记忆单元孔尺寸对字线阻力的影响降低200%，而将空隙包含对字线阻力的影响降低到可以忽略不计的程度。结果表明，字线阻力随记忆孔大小的增加而增加。

图3:字线电阻增加(百分比)作为存储单元孔直径增加(百分比)和轨道距离(nm)的函数。红线显示了在模型中包含词行空白的结果(TRUE)，蓝线删除词行空白并填充它们(FALSE)。

当轨道距离接近零时，更多的电流被迫流过字线的内部区域。当记忆孔尺寸增大时，空隙尺寸增大，低电阻导电金属和高电阻耐火复合衬垫之间的体积减小(图4)。当字线轨道距离保持不变时，字线电阻对记忆孔尺寸和金属空隙的依赖性最小化。

图4:虚拟模型实验运行电流密度自上而下视图。每个实验装置(如图A、B和C所示)都有不同的实验运行处理(处理说明参见图1)。图A:钢轨不是连续的，导致电流流过文字线的内部。图B:内存孔大小与图A相同，但宽导轨允许电流沿文字线的外边缘流动。图C:标称存储单元孔尺寸显示。在这种情况下，名义字线轨道距离支持更均匀的电流密度模式。

使用SEMulator3D空隙跟踪，虚拟模型能够预测空隙对字行阻力的影响，与内存孔大小无关。在实际的硅片加工中，在3D NAND开发过程中，几乎不可能创建一个实验，将空隙形成和存储单元的孔大小解耦。在SEMulator3D中，在晶圆厂中难以或不可能进行的实验变得可能。

综上所述，利用SEMulator3D过程建模，复制了一个三维NAND替换门字线形成过程。我们了解到，上游记忆单元孔模块可以对下游字行形成模块产生负面影响，并在字行阻力中产生极大的增加。使用虚拟模型，我们能够模拟上游和下游模块之间的问题，并运行实验以确定潜在的解决方案(在我们的案例中，解决方案将涉及布局修改)。SEMulator3D工艺建模可以在开发早期识别工艺和布局问题，而无需进行大量的硅片实验，减少开发延迟、硅片制造成本和上市时间。

引用:

1. J. Handy，“另一种垂直3D NAND串”，Jim Handy，客观分析，关于半导体存储器，2013年11月8日。
2. A. Goda，“3D NAND闪存技术的最新进展”，电子2021年10(24)，3156。