一个系统的方法来验证封闭预防和2.5 d和3 d ICs的ESD保护。
2.5 d / 3 d集成电路(IC)已经发展成为一个创新的解决方案很多集成电路设计和集成挑战。如图1所示,2.5 d ICs有多个模具并排放在一个被动的硅插入器。插入器放置在一个球栅阵列(BGA)有机基质。Micro-bumps附上每个模插入器,倒装芯片(C4)疙瘩插入器附加到BGA衬底。在3 d ICs,模具安装在顶部。死亡之间的交流和沟通用在矽衬底处理接口通过(tsv)。
图1:2.5 d和3 d IC设计。
这种组合包内的死亡独特的验证的挑战,挑战电子设计自动化(EDA)工具最初设计为2 d ICs。而自动流集成电路可靠性验证是行之有效的普通的2 d ICs, 2.5 d和3 d集成提出了新的挑战,无论是在设计和验证。例如,必须解决的一个问题是准确识别和治疗垫2.5 / 3 d IC布局。在2 d ICs,所有垫作为输入/输出(IO)接口,通过包针与外界沟通。因为有多个死于2.5 d和3 d集成一些垫是用来通过micro-bumps死亡之间的信号传递,tsv,插入器,不与外界沟通(图2)。这关键的区别在2.5 d / 3 d ICs要求设计师区分这两个类别的垫通过分类它们作为外部IOs(连接到外部世界)或内部IOs(不连接到外部世界)。这种区别是至关重要的准确和高效的2.5 / 3 d IC验证。
图2:IOs外部与内部的IOs。
创新功能和验证策略现在启用自动化可靠性验证2.5 / 3 d ICs。制定一个系统的方法可以解决这些挑战和验证封闭预防和静电放电(ESD)保护2.5 d和3 d ICs[1, 2]在一个自动化过程中采用EDA先进可靠性验证工具。我们来看看如何实现自动封闭和ESD保护验证2.5 / 3 d IC设计验证流使用Calibre PERC可靠性平台从西门子数字行业软件[3]。
封闭被建模为短路(低阻抗的路径),可以发生在一个集成电路(IC),如图3所示。封闭路径通常是由电流注入或过电压,但即使启动事件结束后,道路仍然存在。封闭可能导致破坏由于过电流之间的相互作用所产生的寄生设备(PNP型和NPN型)。寄生结构通常是相当于一个可控硅(SCR)或PNPN结构,充当一个PNP型和一个NPN型晶体管下彼此堆叠。当一个晶体管正在进行,另一个开始进行。只要结构——偏见,电流流经它。
图3:封闭条件(来源:维基百科)。
封闭保护是通过设计规则,定义约束需要防止封闭可能发生的条件。有两个关键类型的封闭预防设计rules-fundamental和高级(4、5)。
基本规则是当地封闭设计规则,关注物理维度与寄生pnpn关联规则网络,如最小p + n阱间距,最低n + n阱间距,保护环类型,最低保护环间距和最小保护环宽度。
先进的封闭设计规则分为两大类:混合和外部电压。
因为先进的封闭设计规则需要知识的外部注入源和电压,任何保护方案必须能够捕获这些信息从设计。在2 d ICs,最常见的方法是使用手动布局标记。如您所料,准确地管理一个手动布局标记方法是更加困难和耗时的在2.5 d和3 d IC设计。找到一个方法来自动获取这些信息,而无需使用标记是第一个要求一个有效2.5 / 3 d IC封闭验证策略。
准确分类的内部和外部的IOs 2.5 d / 3 d ICs也是必不可少的封闭验证IOs因为内部封闭的风险很低。这种低风险允许工程师忽略封闭验证这些IOs和只关注外部IOs。
基本封闭设计规则必须解决在2.5独立/ 3 d ICs,因为不同的模具有不同的局部封闭的规则。这些差异存在,因为模具可以设计不同的技术节点上不同的铸造厂。因此,当地封闭物理验证是通过应用适当的铸造设计规则检查(DRC)分别对于每一个死,并相应地分析问题。
自动化的主要挑战封闭验证在2.5 d / 3 d ICs(即相关先进的封闭设计规则。、外部和混合电压)。这些挑战中总结了以下几点[1]:
鉴于每个死去的布局和插入器作为输入,自动2.5 / 3 d IC封闭验证流基于IOs IOs区分外部和内部,不使用布局标记分析。虽然比死的完整布局,基本是免费的从刚果民主共和国和布局与示意图(lv)错误,这并不是一个绝对的要求。还可以使用部分布局,只要它们包含的所有几何图形必须验证和正确的连接端口死去。
包含两个流的方法:(1)拓扑——意识到流外部封闭设计规则,和(2)voltage-aware流混合电压封闭设计规则。在这两个流,我们开始从装配水平,如图4所示。
图4:封闭的验证方法。
汇编级提供了完整的模具连接到对方,这是我们执行的分析,区分内部和外部IOs(图5)。这样做的目的是过滤掉内部IOs所以我们可以执行适当的封闭在外部验证IOs。Calibre PERC工具自动生成网表布局描述之间的联系死了,被视为黑盒,它生成的网表组装没有设备或网组成的死亡。接下来,它标识die-to-external垫连接IOs(外部)布局网表。最后,它存储信息对于每一个死在文明程度与其外部IO的名字。此信息用于在文明程度分析。
图5:程序外部IOs的识别。
的目标topology-aware封闭流(图6)是解决外部封闭设计规则为每个死去。Calibre PERC工具自动识别任何封闭喷油器和相应的布局几何图形在这个流。然后执行外部封闭刚果民主共和国测量有关几何图形和报告违规行为进行调试。
图6:封闭验证——死亡水平(topology-aware流)。
的目标voltage-aware封闭流(图7)是解决混合电压封闭设计规则为每个死去。首先,口径PERC工具传播电压通过设备定义外部端口内部节点的设计,使封闭的直接/间接连接喷油器的识别。布局几何图形识别封闭注射器自动捕获。该工具然后对刚果民主共和国混合电压封闭措施相关的几何图形,并报告违规行为进行调试。
图7:封闭验证——死亡水平(voltage-aware流)。
以下检查的类型检查可以解决:
外部封闭设计规则(图8):
图8:外部封闭设计规则的例子。
混合电压封闭设计规则(图9):
图9:混合电压封闭设计规则的例子。
ESD事件引起严重损害ICs由于突然和意外的流引起的电流两个带电物体之间接触,电子,或介质击穿。ESD事件可能会导致金属熔化,氧化结击穿或失败。ESD事件会损坏电子组件在任何阶段的生产或使用,如果没有适当的预防。
确保你的集成电路设计有能力承受ESD事件不会导致损失或失败在IC电路设计和验证是极其重要的。多个保护方案可以避免或减轻静电损伤[6、7]。设计师必须添加适当的ESD保护方案的示意图(在设计周期的早期)和布局阶段。当然,检查这些ESD保护电路,确保他们充分并执行适当之前制造是一个重要的组成部分,设计可靠性验证(8、9)。ESD保护设计规则都包含在设计规则手册,使设计师来验证从拓扑角度适当的ESD保护的存在。图10演示了一个常见的ESD保护计划。
图10:典型的ESD保护计划。
以确保足够的ESD的鲁棒性,设计师必须评估ESD保护适当的建设和互连可靠性验证电路可以完全吸收和处理任何ESD罢工。互连的鲁棒性两个指标评估:点对点(P2P)寄生电阻和电流密度(CD)。P2P电阻测量需要计算给定外部垫之间的互连电阻(或单元端口)和相应的防静电设备销报告合并后的阻力。测量计算每个多边形的CD光盘需要在每个金属/通过层从开始销(或港口)尾销(或港口),这是通过注入外部垫的ESD电流和测量CD在所有互连多边形的防静电设备销。
从委托人验证的角度来看,我们不能把2.5 d / 3 d ic仅仅是一组独立的2 d ic连接在一起。防静电设备可以跨多个模具;当发生的时候,他们必须正确评价相结合。我们还必须为不同的IO ESD事件类型进行分类在评估ESD保护。IOs外部连接到包针和面对更多的ESD事件比内部IOs [10]。类似于2 d ICs, IOs外部影响的人体模型(HBM)和带电设备模型(CDM) ESD事件。然而,内部IOs受到更少的HBM和CDM事件。通过识别内部IOs在哪里位于2.5 d / 3 d IC, ESD设计工程师可以适当地方小ESD保护电路,进而转化为巨大的储蓄在死区和成本不牺牲总体ESD保护的鲁棒性。
自动化的主要挑战ESD验证2.5 d / 3 d ICs可以归纳为以下几点[11]:
自动2.5 / 3 d IC ESD验证方法需要现成的以下:防静电约束、装配布局,布局死去,寄生电阻规则甲板和甲板lv规则。如图11所示,这种方法包含三个阶段(程序、文明程度和完成2.5 d / 3 d IC设计级别)。
图11:ESD验证方法。
在第一阶段,Calibre PERC可靠性平台提取相关防静电组装布局需要的数据捕获的影响插入器/接口,如图12所示。
图12:ESD程序验证。
第二阶段提取相关ESD死亡的数据布局(图13)。重复这个过程对于每个死亡,因为死亡可以设计不同的技术节点上使用不同的铸造厂和制造,所以每个模具必须单独处理。
图13:ESD文明程度的验证。
第三阶段对完整执行委托人验证2.5 d / 3 d IC设计水平进行数据合并,ESD结构检查,和总P2P计算,如图14所示。
图14:ESD设计级别的验证(完成2.5 d / 3 d IC)。
Calibre PERC平台使用布局提取程序中执行和文明程度分析,分别为大会(即创建布局网表,插入器/接口)和所有的死亡,和完整的2.5 d / 3 d IC生成网表通过结合所有这些网表到一个设计级网表。这一个网表使结构防静电检查执行如图14所示的完整的2.5 d / 3 d IC设计水平。
有三个类别的2.5 / 3 d IC ESD保护方案:外部IOs,内部IOs和供应。所有防静电检查的目的是确定失踪/错误/正确的保护方案,基于用户定义的结构为每个类别。表1列出了可以执行防静电检查每个IO类型与ESD保护方案。
表1:ESD保护检查
ESD结构检查报告失踪ESD保护计划,错误或正确。失踪/错误的ESD保护方案,有问题的内部和外部的IOs IOs报告违规,然后可以调试。正确的ESD保护计划,相关的外部和内部IOs报告信息,路由是验证来验证它可以处理一个ESD事件通过计算总P2P寄生电阻保护每一个正确的路线,和检查电流密度。
封闭预防和ESD保护在集成电路设计中是必不可少的元素。而自动验证的准确性和容量的ESD保护电路是一个建立过程2 d IC布局,2.5 d / 3 d IC设计ESD保护验证必须克服更多的挑战,直到现在,一直抵制自动化。创新自动化2.5 d / 3 d IC封闭预防和ESD保护验证使用Calibre PERC可靠性平台等工具不仅可以减少验证周期,也提高质量和可靠性的设计。确保可靠性和产品生命2.5 / 3 d IC设计有助于确保他们提供市场需要的价值和功能。
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