验证意图建模的标准有一个误导性的名称。它应该被改变。
当Accellera首先形成了便携式刺激工作小组并给它起了这个名字，我非常担心。我表达了我的沮丧，这个名字，虽然符合大多数人的想法验证是关于的，并不能反映正在制定的标准的真实性质。简而言之，它不是一种定义刺激的语言，而且由读取标准的工具创建的刺激是不可移植的。有人告诉我，它的名字已经定好了，也就是它的名字。
从那以后，我一直在警告人们这个名字的问题以及它会引起的混乱。在今年的DVCon上，有一个关于新兴标准的教程，挤满了人。很多人都意识到这一点已经很接近了，这可能会对他们的验证方法产生重大影响。然而，有相当一部分问题是因为人们对标准的功能感到困惑，即使在教程已经给出了相当一部分之后。
那么它应该叫什么呢?很简单，这个标准定义了一个验证意图的模型。最好的思考方法是考虑设计流程。大多数人使用的模型是寄存器传输级别(RTL)，并以两种语言实现，Verilog而且硬件描述语言(VHDL)．RTL应该定义一组语义，但不幸的是，这些语义从未以数学方式定义过。因此，Verilog和VHDL几乎(但不是全部)实现了一些看起来有点像RTL的东西。该RTL是一个模型，然后一组工具在该模型上工作以生成实现。最明显的工具是合成，但其他工具也可以操作模型，例如测试设计(DFT)．
现在回到验证。我们所定义的是一组验证意图模型的语义(我将开始称之为VIM)，从该模型工具将能够进行综合testbenches它可以针对任意数量的执行引擎。该标准没有定义工具或与之相关的任何东西，因此供应商可以在他们生产的测试平台的质量上进行竞争，并且可以对这些测试平台进行优化模拟或模拟或任何其他验证目标。
该模型以一种可以生成完整测试平台(包括刺激和检查器)的方式捕获设计的预期行为。生成的测试平台可以驱动UVM模型，或者可以生成在嵌入式处理器上执行的代码，或者两者的组合。运行的结果可以被注释到系统级覆盖概念的模型上。这些测试平台的创建也包括随机化的概念，所以在方法论上没有任何损失。
同样不幸的是，委员会已经开始定义两种语法来实现该模型，而不是确保语义干净。有了清晰的语义，供应商也可以在语法上竞争，他们可以尝试定义最好的语言和流程。用户仍然可以保证模型的可移植性，因为单一的语义模型是所有模型的基础。然而，EDA再次认为它可以创造出比业界其他公司更好的语言，所以这就分散了人们的注意力。
现在改名字还不晚。这个标准还没有发布，最好现在就改名，而不是让它的混乱延缓采用。这是自第一个验证语言被创建以来，在验证方面发生的最大变化，也是我们第一次没有把注意力集中在刺激上。虽然很重要，但它只是核查的一部分，我们确实需要把核查作为一个实体来关注。验证意图模型将为我们做到这一点。我希望Accellera董事会和委员会在发布VIM标准时能放下他们的骄傲，做正确的事情。
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