权力影响物理层导致下游的影响

数据移动正迅速成为一个顶尖的设计挑战,并被新芯片体系结构和复杂的生理效应引起的增加密度在multi-chip高级节点和系统。

直到引入最新的转速高带宽内存,以及GDDR6,记忆被认为是下一个大瓶颈。但是其他的计算瓶颈已经暴露之后,尤其是在更异构的方法用于弥补放缓摩尔定律年底Dennard扩展。而异构方法有效的提高设备的计算能力,没有什么是免费的。

“有很多异构计算cpu、gpu, fpga作为加速器,定制asic的一个新类DPUs(数据处理单元),“说Suresh Andani高级主管、IP核Rambus。“因为这个异构计算/异构体系结构,数据被移动。在数据中心中,数据从交换机到服务器,并获得的CPU资源。gpu, fpga和asic挂掉。如果这些接口是不够快,它们不是他们的目的服务。PCI Express等接口将很快从一代4.0到5.0,0.5和6.0已经在状态。与以太网,它是同样的事情。它变得越来越快,有一些延迟需求也来了。”

延迟是关键,它影响设备的整体性能以及带宽需求。“如果你必须使用PCI Express,首先你必须将数据包和使用作为PCIe协议,”史蒂文说哇,Rambus研究员、著名的发明家。“你必须打开它另一方面,做一些事情,最终让你的数据,将所有备份和发送它。开始变得很多开销,因为现在你发送所有这些额外的包装除了数据。”

这就是为什么有这么多围绕互联等CCIX和CXL。“为什么CXL提供很多承诺的一部分是因为它给记忆水平语义,保持低的延迟和允许您获取最有效的带宽。它允许您大部分的链接,和我们看到的接口和链接等,对于一些内存接口之类的高端处理器,三分之一到一半的预算是在芯片上的I / o。也就是说,数据移动是一个真正的限制器。如果你能摆脱,甚至一些分数,你可以使一个巨大的削弱和花更多的计算引擎,”他指出。

但延迟的上下文中需要解决不断变化的工作负载在盒子里。有许多新类型的异构工作负载,包括从基因组到人工智能训练和推论应用语音和视频识别。

“这些应用程序需要大量的并行处理,因此这些加速器和其他处理器cpu来帮助他们,像英特尔、AMD cpu或IBM,“说Manmeet生活,高速并行转换器IP高级产品经理Synopsys对此。“所有这些都是通过作为PCIe直到智能网卡连接卡、以太网接管。在一个架子上,以太网需要前往架顶部的开关。”

这使得设计权衡更加棘手,因为体育模拟/混合信号IPs通常不与移动规模较小的过程几何图形。所以为每个流程节点,必须实现建筑增强来实现更好的力量和地区为了保持它的成本效益。

“混合信号/模拟物理越来越困难,因为我们是按比例缩小的过程技术,“生活的说。”从7 - 5纳米,布局规则很严格,寄生和更高在某些情况下,这是获得更多的挑战中实现这些更小的几何图形。出于这个原因,最大的趋势是die-to-die phy之一,这基本上意味着中央芯片将继续缩减。例如,假设您的处理器芯片的数字逻辑。它将继续缩小,将连接非常简单,简约,便携式die-to-die phy。没有什么幻想。它只是可以把信号到其他chiplet /同伴芯片。I / o的同伴芯片市场。这些芯片I / O可以呆在一个更大的几何过程,硅已证实。这将提供一个低风险、低成本和上市时间更好。”

这听起来足够合乎逻辑,但是它代表了另一个进化芯片架构。

“过去有两种类型的设计哲学,“Andani说。“要么你后消费者/客户市场,这是非常power-sensitive——每毫瓦特和微瓦特很重要。你建立你的接口非常定制这样的市场。然后是企业/高端市场,表现的关键标准。权衡”或。”这是一个电源优化设计,还是性能优化设计?现在,当我们前进,甚至在企业空间,这不是一个'或'了。这是一个”,。你不仅必须满足性能要求,它的性能和能力。”

力量尤为复杂,因为它需要考虑上下文。“权力的一个有趣的方面是,它是一个本地和全球现象,”马克Swinnen半导体产品营销主管部门有限元分析软件。“即使你让每一块铁壳和你测试它广泛所以不会有任何动态电压降在任何特定细胞,当你把所有这些IP块一起,每个核心都有自己的电源,你仍然得到这些块之间的共振效应。这些模块可以切换在一个特定的节奏,如果你达到一个特定的谐振点的电压会产生共鸣,和你有电压问题,任何特定的块不会看到。这是一个问题。但是你不能检测到,除非你做系统分析。”

这复杂的信号路由和不同的块被放置的地方。“从分析,相对容易,“说同化。“问题在于精度,因为一些的块还没有了。一块粗糙的黑箱模型,这些共振难以预测。权力有两个层次的分析,静态分析。静态分析可以在布图规划阶段完成。总电源画是什么?您可以构建到原电力网格。动态分析,这就是切换进入账户,只发生在你位置。然后可以应用活动。”

所有这些需要考虑上下文中的本地路由和平面布置图和全球力量预算。“如果你看看这些加速器卡片,75瓦,如果你作为PCIe链接本身还有一些DDR和占用40到45瓦,你几乎没有30瓦卡上做任何计算。你需要确保你的接口是燃烧尽可能低功率。这迫使我们思考能力和性能,当我们设计我们的下一代接口,无论是作为PCIe,以太网,chiplets, XSR, HBI, HBM,不管它是什么。如果你想要更多的性能,在逻辑上它意味着你不得不燃烧更多权力为了得到性能,但这就是IP供应商可以区分自己,因为每个规范说这是你需要满足的性能。很少有(如果有的话)规格,说,“你必须满足这个接口,这种力量的”Andani说。

争取进一步指出,设计灵活,你想有一些类型的协议,它允许你安排的事情。“然而,如果协议太重了,然后你开始影响带宽和延迟,”他说。“这两股力量在相反的方向拉。问题将会找到正确的平衡,它不会是太大的惊喜如果有几个不同的方面,人们想到这么做,因为用例可能非常不同类型大数据中心的人。”

更多的数据,计算、并发症
世界上的数字数据量持续增长非常迅速,无论行业。用例的用例、习题正在变得更大、更复杂。

“有一件事是继续尽我们所能完成这次历史性的曲线,每一个新标准——这大约是每五到六年——双打per-pin数据速率,同时也试图翻倍和四倍的能力在我们之前,”吴表示。“这似乎已经解决了具有历史意义的需要。没有人会抱怨如果我们能更快,但它是一个真正的挑战过程的各种技术,和这些可以先进的速度有多快。”

它更难以维护一个类似的权力仍然信封和双倍数据速率和容量的两倍。“作为一个行业,我们试着拍摄目标,”他说。”已经开始出现的问题现在我们是否在一个地方也许DRAM工艺不是推进过去。是同样的摩尔定律和Dennard伸缩。我们要呆在这条曲线吗?我们看到诸如HBM记忆的出现,堆放,但它不是真的像主内存的最佳解决方案,所以你开始怀疑如果其他类型的内存将朝着这个方向。事情会演变,一路上我们尝试和实现这一目标的能力和带宽。那些最重要的事情将会达到第一,在相同功率信封或更好。”

这意味着有PHY-related考虑超越SoC架构。

尽管摩尔定律已经放缓,3月到下一个节点继续——至少现在是这样。“当多模式开始成为现实,每个人都期望大IDMs和几大领导人跳到一个多模式节点,但是其余的行业将永远挂在20到28日,”迈克尔说白色,口径产品营销总监导师,西门子业务。“相反已经应验了。事实上,每个人都继续3月下摩尔定律的诅咒。即使对于IP提供商相对较小,竞争力和产品行业正在寻找,他们将7海里,5海里,也许他们正在谈论3 nm路线图的一部分。”

开发和验证IP越来越困难的在每一个新节点。“有25%至30%或更多刚果民主共和国检查制程或IP提供商必须经过每一个新节点,发展刚刚继续节点对节点,”怀特说。“我们看到少一些增长7 5 nm,因为在跳EUV在第一层。EUV了刚果民主共和国检查更简单的层可以单独的图案来代替双,三倍或有图案的4倍。但是EUV是昂贵的和能力是有限的,所以铸造厂只是使用层上他们必须得到合理的光刻质量,合理CD均匀性,等等。所以多模式并没有就此消失。人年前我们会得到EUV和思考物理验证会简单。不。即使它已经放缓的速度增加节点对节点,7和5 nm之间5纳米光刻k1因素足够走下来,我们开始使用双模式EUV。我们得到了节点的节日但我们回到相同的3月,我们一直在30年增长率和增加复杂性节点对节点。”

这意味着内存和系统接口是什么他们需要coloring-aware和多模式意识到,没有考虑在28 nm。

“鉴于不同铸造厂稍微不同的方法,你需要16和14 nm,这是第一次减少到multi-pattering铸造生态系统,你仍然不需要想太多,某些铸造厂,而与他人。当然,任何人在7海里这几天需要意识到这一点。你需要知道有首选面具关键网将影响你的表现。说你正在设计一些保持并行转换器在一个多模式节点。你可能会想要一些关于面具的设计选择层-面具掩盖一个或两个吗?——确保你得到你想要的表现。同样对于模拟设计师来说,如果你在任何一个节点,构建模拟现在关注的东西。”

与3 d了强烈的时代,有一个影响界面的选择,怀特说。“你是否保持平面SoC,你做出选择开始使用一种或另一种形式的叠加,这是一个深,复杂的讨论。铸造厂和行业仍在试图找出在什么情况下对我来说具有商业意义开始堆积在一种或另一种形式。”

芯片行业仍做粗分割一个SoC的设计是建立具有高带宽内存坐在硅插入器。这可能会改变。

“这是你可以得到一样粗,”怀特说。“你有整个SoC,你有你的记忆,和这样的事情现在成为大司空见惯,高性能服务器或gpu或微处理器,因为它允许这些公司专注于自己的专业领域,从内存制造商购买HBM,他们知道他们会得到更好的性能,因为内存之间的亲密联系,SoC。成为一个很显而易见的选择如果你设计房子的这个类。同样的,如果我是一个单片机专家,我想使用射频技术从其他供应商,也许我不是一个射频大师——我们看到这样的选择越来越多,在分割的IP是这样做与购买RF IP集成到我的SoC。选择尤其由单片机或SoC是否真的需要一个先进的节点上从性能或功能的视角。但如果你能侥幸旧技术节点周边IP,你想做的事,因为这样你的总成本最小化集成包。”

选择和PHY滥用
所有这些圈回所有的这些部分如何连接物理层。

“对任何体育,它归结为表现,权力和区域,“说Synopsys对此生活。“那些仍然是三大指标。除此之外,我们还关注延迟,因为许多应用程序使用协同处理器,现在向直接内存访问,缓存的货币,等等。成为真正重要的是你的操作尽可能低的延迟。想象你的两个死交谈,他们在中间,坐在两边的cpu。他们需要知道什么是发生在内存驻留在其他模具。出于这个原因,延迟是至关重要的。这几乎是像PPA至关重要。”

除此之外,在数据中心——严酷的环境下由于温度和电源变化,以及周期性冷却和加热,当这些ip部署,他们必须继续运转不管电压和温度的变化。

“这个过程是很好,但他们必须非常健壮的电压和温度的角落,“生活的说。“这意味着,当我们要超出规范要求。我们必须循环这些温度很快从-40°- 125°C,和让步,从热到冷,冷,热,很快,我们必须这样做。我们要确保PHY self-calibrate,和self-adapt不断变化的环境,所以我们也很多这个功能转移到数字域。很多体育的大脑,所有协议无关的校准和适应,所有的程序启动,启动,一切发生的都是数字化管理和分配给一个微处理器。这是其中的一些应用程序的关键。”

最后,在电池供电的空间,无论是物联网设备、增强现实、虚拟现实的个人设备,这都是低功率。和不仅有功功率低,低的备用电源。

“想想你的5 g手机,”他说。“只有作为PCIe 4.0类型的带宽需要的峰值的功能。大部分时间是用较低的速度和较低的功能。因为这个原因你的有功功率需要非常小心地管理,不仅为最高数据速率也较低数据率。最重要的是,在待机模式,真正需要下降,所以我们实现一些功能,如权力盖茨和权力岛屿可以关闭所有的电路减少泄漏接近于零。”

编者斯珀林对此报道亦有贡献。