后布局仿真正成为模拟验证的瓶颈

天啊，时代变了。我记得当我刚从大学毕业开始做绿色模拟设计时，我们会在一个大的光台上切割红石掩膜，代表我们设计的不同层，以生成制造芯片的设计。我们积极地努力减轻信号网络噪声的交叉耦合，但我们很少关心互连电阻对我们设计性能的影响。

多年后的今天，数据扩展的快速增长正在推动高性能计算、移动、汽车和物联网(IoT)应用程序的新设计和新需求的爆炸式增长。这反过来推动了更小的流程几何，以解决性能、大小和成本问题。

这种将复杂设计持续扩展到16nm及以下的技术节点，对于当今的应用来说至关重要。在16nm技术节点上，FinFET 3D晶体管的出现和使用，相对于平面技术，给设计带来了许多新的机遇，但也给模拟验证带来了新的挑战。

FinFET晶体管技术解决了性能与功率的权衡问题。设计人员可以更快地运行晶体管，使用相同数量的功率，与平面等效的更大的工艺几何相比，或者以相同的性能运行它们，使用更少的功率。这为设计团队提供了平衡性能和功率曲线的能力，以匹配每个应用程序的需求。

与许多以前的流程几何迁移一样，新的机会也带来了新的设计和验证挑战。其中一个挑战是互连电阻、分布式电阻和电容寄生的显著增加。寄生效应的提取为设计提供了更准确的模拟模型，使仿真能更准确地反映模拟电路的响应。简单地模拟原理图设计已经不够了¹而试图模拟大型站点布局设计已成为模拟验证的瓶颈。

纳米电路验证的挑战
迁移到更小的工艺几何图形有许多好处，例如，晶体管数量/面积，更低的功率和更高的性能。然而，如果模拟技术无法跟上这些新挑战，这些好处就很容易被抵消，导致设计进度下滑，从而错过上市时间窗口。

除了快速高效的仿真技术外，快速准确的电阻/电容(RC)提取也变得越来越重要。在较低的几何形状下，互连电阻占总路径电阻的百分比正在增加。从40nm到7nm，相对导线电阻提高了6倍以上，后续的RC网表可以将电路模拟时间提高几个数量级¹，增加了模拟负担。

高性能、高容量和高精度SPICE电路仿真技术的发展有三个方面:器件模型方程、矩阵评估和时间步控制。

对于器件模型方程，随着每一代BSIM器件模型的出现，每个晶体管求解的方程数量显著增加，FinFET 3D结构(图1)推动了每个器件所需计算数量的爆炸式增长。这将导致更昂贵的模型评估和更长的模拟时间。

矩阵求值有两个问题:矩阵因子和矩阵求解。矩阵因子是关键的计算，不断的改进是解决纳米电路仿真挑战的关键。向FinFET器件的迁移推动了寄生元件数量和复杂性的增加，创建了非常大、密集的矩阵，在每个时间步中进行评估。

最后，对于时间步控制，解决方案基于过去四十年来不断发展的启发式方法，时间步保真度对于确保SPICE的准确性至关重要。

图1所示。FinFET 3D结构

器件噪声效应曾经是二阶或三阶效应，但在复杂纳米CMOS电路(特别是低电压或噪声敏感架构)中变成了一阶效应。包括设备噪声不再是可选的。过去在具有足够经验、直觉和迭代的旧工艺节点上工作的方法不再适用，特别是在16nm及以下工艺节点上。例如，有和没有器件噪声影响的闭环锁相环相位噪声有~30dB的差异(图2)。

图2。闭环锁相环相位噪声

影响设计验证的其他因素是复杂的电力网络电路技术，如功率门控以降低泄漏电流，读/写辅助电路以提高运行效率、稳定性和提高静态噪声裕度。此外，这些使用多个工作电压的复杂电源管理电路可能会导致芯片上的变化，增加足够的设计验证所需的角模拟次数(图3)，并增加对电压降的敏感性，降低噪声余量。

图3。PVT角的典型数量由工艺几何

在更小的工艺几何中，由于3D晶体管结构和局部互连以及沟槽接触，更复杂的寄生RCs和耦合电容(图4)呈指数级增长，可以极大地影响及时验证设计的能力。互连寄生的显著影响包括:信号延迟、信号噪声和IR下降。

图4。寄生复杂性vs过程几何

随着CMOS缩放扩展到最先进的几何图形，设计人员需要意识到，器件行为不仅取决于传统的几何参数，如通道长度和宽度，还取决于器件及其周围环境的布局实现细节。由于为了提高性能而有意施加在器件上的应力，大量基于晶体管实例的参数增加，通过更长的参数和模型评估时间以及更少的晶体管模型共享来影响模拟性能。

基于AFS (Analog FastSPICE)平台的纳米电路验证
AFS平台通过新的算法、优化和简化技术继续推进SPICE模拟技术的发展，以解决纳米工艺几何形状不断变化的挑战。

与BSIM4模型相比，伯克利短通道通用多门IGFET模型(BSIM-CMG)无论是模型方程还是拓扑结构都要复杂得多(图5)。由于这种复杂性，模型评估可能比BSIM4模型慢2倍。AFS模拟器已经过优化和准确性和性能验证，并提供与BSIM4模型类似的内存占用。

图5。BSIM-CMG模型

由于提取的寄生RC和耦合电容显著增加，AFS模拟器采用先进的RC约简和自适应矩阵优化技术来保持模拟器的性能和精度。

adi FastSPICE平台提供了世界上最快的纳米电路验证，非常适合验证最先进的纳米电路。经过验证，它的动态范围超过120 dB，比任何其他SPICE精确模拟器在单核上的速度快5-10倍。对于长期运行，AFS采用多线程来提高可伸缩的性能。器件噪声分析提供了精确的硅结果，许多客户推荐引用了测量硅1-2 dB范围内的模拟结果。最后，凭借其大于100M的元件容量，AFS能够验证最先进工艺几何的完整电路，并具有详细的寄生，消除了由互连电阻和分布电阻和电容寄生呈指数级增长引起的模拟验证瓶颈，而没有精度损失。

总结
数据扩展的快速增长正在推动高性能计算、移动、汽车和物联网(IoT)应用程序的新设计和新需求的爆炸式增长。这反过来推动了更小的流程几何，以解决性能、大小和成本问题。

与许多以前的流程几何迁移一样，新的机会也带来了新的设计挑战。其中一个挑战是互连电阻、分布式电阻和电容寄生的显著增加。试图模拟大型站点布局设计已成为模拟验证的瓶颈。

对于具有挑战性的纳米电路验证，Analog FastSPICE平台在单一可执行平台中提供了最准确、最全面和最高性能的验证功能，并在最先进的工艺几何上获得了世界领先的晶圆代工厂的准确认证，消除了模拟验证瓶颈。

参考
[1]https://www.siliconcr.com/resource/detail/25/high-performance-pll-design-in-tsmc-5nm-finfet-process-