如何让FPGA原型更快地启动和运行。
现代ASIC和SoC设计增加了复杂性,最大的能力现在需要多个fpga原型的整个功能设计。随着设计规模的增加,越来越多的fpga是必需的。的能力和销限制fpga为如何创建约束ASIC / SoC设计可以映射到fpga。Aldec HES-DVM的原型模式的局限性占目标fpga和允许用户设计映射到fpga在这些约束。
分区设计适合多个fpga可以大量的工作
设计分区与HES-DVM一样容易选择特定硬件描述语言(VHDL) / SystemVerilog设计模块的层次结构,并将它们移动到所需的分区。所有的信息设计模块和附近地区,人字拖,内存块,DSP片,和I / O显示为了方便使用。这些值也可以被视为一个百分比目标FPGA的可用资源让你知道当一个FPGA已经满了。
添加一个模块一个分区
一个分区映射到一个FPGA
一旦完成分区,每个分区可以分配给一个特定的FPGA。成功地设计符合目标上的fpga原型板仅仅是开始。仍然有一个很大的问题与分区之间的连接的数量。现代设计有成千上万的内部信号互连主要模块或子系统。很可能不会有足够多的fpga之间的直接连接支持设计的内部线路。大量的内部设计信号怎么可能容纳的相对较小的I / O数量可以从fpga吗?
不要害怕。Aldec HES-DVM占这个和为您提供创建Inter-Chip连接器(ICC)的能力。这些可以可以把你设计的大量的内部信号和漏斗FPGA的可用物理值。这种技术允许有限数量的针FPGA提供足够的桥上巨大的内部连接的设计。国际刑事法庭还允许这些设计信号(逻辑关系)之间的旅行FPGA使用微分或单端FPGA的I / O。
Inter-Chip连接器对话框
与原型启动相关的头痛,为什么不管理你的分区决策软件呢?HES-DVM原型模式将允许您轻松地设计你的分区根据你的目标fpga的资源约束和帮助来管理它们之间的连接。这允许您把原型multi-FPGA板快速而方便地启动和运行。
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