亨利•陈

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亨利Aldec陈是一个技术支持工程师。

作者的最新文章

简化SystemVerilog功能覆盖率
通过亨利•陈——3月22日,2018 -评论:0

假设你有一块你需要验证。你怎么知道刺激要使用足够详尽的和你有了必要的场景/情况证明它是否正常工作?这就是功能覆盖率。SystemVerilog的功能覆盖结构允许您量化刺激通过记录的完整性的价值观……»阅读更多

分区轻松
通过亨利•陈- 12月21日,2017 -评论:0

现代ASIC和SoC设计增加了复杂性,最大的能力现在需要多个fpga原型的整个功能设计。随着设计规模的增加,越来越多的fpga是必需的。的能力和销限制fpga为如何创建约束ASIC / SoC设计可以映射到fpga。Aldec HES-DVM的原型模式accou……»阅读更多

它的显示时间
通过亨利•陈- 5月25日,2017 -评论:0

这是繁忙的季节。天气变暖在沙漠和树木和绿色活跃在春天,整个行业是充满活动。从DVCon fpga国际研讨会在美国嵌入式世界和CTIC在欧洲,有许多重要的验证的发展,嵌入式系统,做- 254。美国DVCon Confere……»阅读更多

UVM配置数据库
通过亨利•陈- 30,2016 -评论:0

当我想穿特定的服装项目,我拿出它的壁橱里。当我去购物时,我把那些衣服我的壁橱里,现在有新项目在未来让我挑选。数据库一样工作,收集的信息存储和访问的需求。以UVM配置数据库为例。它基本上充当一个存储库,因此当……»阅读更多

UVM注册层:结构
通过亨利•陈- 4月28日,2016 -评论:0

我不知道你,但是我期待着那一天,我们甚至不需要去医生办公室进行考试。相反,我们将在我们的家庭都有扫描仪,将全数字传输模型我们医生可以戳,戳,并检查我们远程。这就是UVM层允许注册和做什么。UVM注册层行为同样由国防部……»阅读更多

UVM:有组织的和系统化的
通过亨利•陈- 2月25日,2016 -评论:0

使用UVM我喜欢的原因之一是它的一个有组织的结构和均匀性的倾向。有些人可能觉得它很讨厌UVM坚持这样一个严格的格式,但是我认为这是一个很好的办法来维持基本的UVM根深蒂固的在你的大脑。你总是想要一个良好的基础和发展的强劲基本面任何努力。验证没有什么不同和UVM锤子的基本…»阅读更多

U.V.M.法术减免
通过亨利•陈12月- 22,2015 -评论:0

验证可以是一个很难解决的问题。设计在规模和复杂性,工程师很难证实他们的设计表现正常。这就是UVM可能会提供一些缓解。UVM旨在提供一个更简单、更灵活的办法创建健壮的测试环境,这样您就可以毫不费力地验证这些困难的设计。UVM是什么?UVM验证冰毒……»阅读更多

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