理解的好处和挑战一个新的下一代半导体结构
在我们2019年11月博客[1],我们讨论了使用虚拟制造(SEMulator3D)基准不同的流程集成选项Complementary-FET (CFET)制造。CFET CMOS架构,提出了2018年由imec [2]。该架构包含p -和n-MOSFET结构建立在彼此之上,而不是让他们并排。在我们之前的博客,我们回顾了开始使用不同的基质(如果散装,SOI DSOI)及其特定的挑战和机遇对CFET制造。我们只考虑翅片(或纳米线)的晶体管结构在我们之前的研究。
与imec合作,我们已经延长基准研究评估一个新的设计早些时候由水平nanosheet晶体管。这一新的CFET设计是由使用两个堆栈(一个n -和一个用于p-transistors)两个Nanosheets,加工上的另一个。图1描绘了几何进化从Nanowire-On-Fin CFET到Nanosheet-On-Nanosheet CFET设计。
图1:几何CFET演变从一个研发人员- 2鳍架构2 Nanosheets-On - 2 Nanosheets架构(NW:纳米线,NS: Nanosheet,年代:来源、D:排水)
新的CFET架构的好处
这个新的CFET架构有两个关键的好处,强调了在最近的一次纸发表在《电子设备协会[3]:
建模过程的挑战Nanosheets CFET设计
期间的CFET Nanosheet-On-Nanosheet架构是一个关键技术挑战替代金属门(RMG)流程集成。具体来说,在金属休会一步,必须保持在两个底部nanosheets虽然被完全移除nanosheets顶部的中间。为了评估这一过程的可行性,我们使用了SEMulator3D窗口过程优化(PWO)模块[4]确定过程和处理窗口的需求。五个工艺参数被认为是在我们PWO研究:
一千(1000)运行虚拟晶片被处决与不同的发行版提供的每个参数。我们使用一个名义值,标准差和前面所列的每个参数的搜索空间范围。PWO模块计算过程窗口需要确保RMG集成流是成功的。结果(见图2)表明:
图2:前五个参数的分布细节——细节考虑在1000年运行虚拟能源部;底部——SEMulator3D过程窗口优化界面显示为每个目标和标准偏差值的五参数研究比例达到99.8%的预测在说明里的目标。
结论
总之,在硅晶片处理或tapeout之前,虚拟加工允许我们:
虚拟制造技术领航发展是一个非常有吸引力的方法。它支持更多的技术和过程的实验比使用wafer-based实验是可能的,更快的周转时间,降低成本。
引用
[1]https://www.coventor.com/blog/a-study-of-next-generation-cfet-process-integration-options/
[2]https://www.imec-int.com/en/articles/imec-presents-complementary-fet-cfet-as-scaling-contender-for-nodes-beyond-n3
[3]https://www.coventor.com/paper/benchmark-study-complementary-field-effect-transistor-cfet-process-integration-options-virtual-fabrication/
[4]https://www.coventor.com/blog/control-variability-semi-process-window-optimization/
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