EUV和新晶体管类型的前进道路需要达到1nm。
在12月的IEDM上，开幕主题演讲(严格来说是“全体会议1号”)由Imec的Sri Samevadam主持。他的演讲题目是“走向原子通道和解构芯片”。
他介绍了Imec对半导体未来发展的看法，包括摩尔定律(缩放)和摩尔定律(先进封装和多晶圆)。听到Imec对世界的看法总是很有趣，因为它有点像行业中的瑞士。所有主要的半导体公司都与Imec进行竞争前研究。来自这些公司的500多名“客座”工程师在Imec现场工作。
这是非常重要的，因为需要在前进的方向上达成合理的共识。尽管半导体公司在工艺细节上存在差异，但由于整个生态系统也需要配合，因此必须就所需的设备和材料达成基本一致。EUV的发展就是一个很好的例子。Imec特别适合参与其中，因为唯一一家供应EUV步进器的公司ASML位于荷兰的“路上”，距离这里只有一个小时的车程。这三家领先的半导体公司都将获得基本相同的设备，而Imec公司早期拥有EUV步进器，是研究其能力的地方。要了解更多关于Imec的信息，请参阅我的帖子如果今天是星期二，那一定是比利时。我第一次去Imec．
Sri首先概述了过去的规模。这是一个我相信你知道的故事:德纳尔尺度的结束，由于短通道效应，铜互连，应变硅，HKMG, FinFET，以及在不久的将来，GAA纳米片，电压无法再降低。
接下来，他转向了未来，特别是EUV路线图。对于3nm及以上，将有必要使用多种模式，要么SADP或SALELE(这代表自对准蚀刻-蚀刻-蚀刻，但我不知道如何实现不像SADP使用芯轴)。希望是高数值孔径(NA) EUV，这应该会让我们回到单一模式，但这至少需要几年的时间。Sri的成本估算(假设高na EUV的成本是目前EUV的1.5倍，即每步约1.5亿美元)表明，在早期采用时，高na EUV的成本将降低5%，全面投产时将降低14%。
接着是逻辑缩放，Sri有上面的图表。很明显，随着时间的推移，工艺从3纳米到1纳米。关键要求是埋设电力轨道(BPR)，而不是将主配电置于互连。晶体管移动到纳米片周围的栅极(为了更高的驱动，更低的泄漏)。要使标准单元轨道的数量低于5个，需要叉车，将P和N晶体管移动得更近，而要将P和N晶体管垂直堆叠在另一个上面，则需要cet(互补FET)。对于1nm及以上，将需要切换到二维通道材料。埋入式动力轨道(BPR)也为后面的动力分配提供了可能性，并最终实现了后面的其他功能，如decaps。
cfet允许n-晶体管堆叠在p-晶体管之上，以工艺复杂性为代价节省了大量面积。然而，在制造过程中仍然存在许多技术挑战，例如常见的栅极和3D结构经常伴随的热问题。
下一代是一些2D通道材料，比如MoS2(二硫化钼)，但目前，示范车辆比最先进的硅基通道差一个数量级。但是在地平线上除了二维材料没有其他东西，所以进一步的研究是必要的。
对于互连，今天我们有双大马士革铜，但通过电阻解决问题，我们需要一种混合解决方案与第二种金属，如钌(和更薄的屏障)。为了进一步发展，我们需要半大马士革工艺，但铜不容易蚀刻，所以它将需要一些其他材料。最终，我们将需要全新的材料。
SRAM的扩展也面临压力，最近已经放缓。但SRAM也受益于我已经提到的许多设备创新，如CFETs或BPR。
接下来，摩尔，3D SoC设计。今天的一个巨大挑战是，除了最简单的情况，如分区内存和逻辑之外，还不存在实现这一点的EDA工具。这样的贴模预设了高密度的三维互连。
Sri认为EDA的发展需要加速，最终交付一个完整的3d感知设计环境，如上图所示。
Sri认为我们有一个未来十年的研究议程，特别是在二维材料领域。此外，对于3D芯片，还需要对硅结构进行更多的研究，例如后端电源分配，以及用于全3D设计的EDA工具的完整设计套件。
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