调查引起的电阻和电容根据不同epi厚度锗硅外延生长。
黄Shih-Hao(杜松子酒)和Yu·德·陈
随着晶体管需要规模更小尺寸继续按技术设计师,寄生电阻和电容的影响可以达到甚至超过晶体管性能的其他方面,如边缘电容或源漏电阻。设备的总电阻是由两个组成部分:内部阻力(本质上是通道阻力)和外部阻力(金属源漏电阻和接触电阻的组合)。关键特征尺寸缩小先进技术节点,外部阻力中发挥着越来越重要的作用。基于仿真的设计技术开(DTCO)给我们提供了一些见解FinFET的敏感性设备性能变化过程流影响外部阻力。
一个纸最近发表于2019年的中国半导体技术国际会议(CSTIC)描述FinFET敏感性的研究硅锗外延的变化过程,这可能会影响电容和电阻。构建的模型,使用集成的流程建模和电气的分析功能Coventor SEMulator3D虚拟制造平台,研究了锗硅外延生长引起的电阻和电容基于不同epi厚度。
模拟gate-last流程图如图1所示为14 nm FinFET的情况。线的前端(FEOL)过程是由几个主要单位流程步骤:自对准四模式(SAQP)光刻和蚀刻生成鱼鳍的形状;浅槽隔离和虚拟门模式流程开始gate-last序列;最后,源漏锗硅外延和替代金属门沉积完成制造过程。最后的模拟装置的几何结构如图2所示,在门的长度大约是20 nm和源漏锗硅钻石形状。
图1:FinFET流程的主要步骤
图2:设备结构用金属填满
让我们仔细看看制造过程。图3(一个)显示了锗硅epi排水概要文件之前,任何增长来源。外延生长模拟配置文件(3 (b-f))显示增加厚度从80纳米到120纳米的外延生长。最后source-drain剖面的形状是由各个方向增长的总和,即硅锗结构(紫色)增加的大小随着锗硅厚度的增加。
图3:源排水结构没有epi和epi厚度不同
计算是基于各种epitaxial-generated形状阻力值,如图3所示。计算模型使用模拟电极电阻两端的锗硅epi结构,如图4所示。一个明显的转折点发生在大约100海里epi厚度、sharply-leading,阻力减小的结论是,80 nm和90 nm锗硅外延层厚度可能不足以提供足够的接触面积较低阻力。然而110 nm和120 nm的厚度显示另一个阻力增加,由于增加上电极和下电极之间的距离。似乎有一个最佳的窗口锗硅外延层厚度在100 nm,最低的锗硅电阻发生的地方。
图4:锗硅电阻与电阻模拟电极位置,epi厚度模拟结果
current-thickness模拟中,使用软件内置的TCAD SEMulator3D执行功能,验证计算的准确性。图5显示了当前的值关联的阻力值如图4所示,在抵抗策划反对epi厚度。
图5:对当前模拟电极位置,当前与锗硅epi厚度曲线
锗硅厚度变化也会影响电容,因为更大的厚度增加了锗硅接触面积和垫片/ High-k特性。结果如图6所示,显示了电容的线性依赖epi的厚度。(边缘gate-to-contact电容和隔离电容计算的总电容)。
图6:电容元件和电容方差相比不同的epi厚度
epi有三个阶段形成了由电容曲线:最初的钻石形状的形成,钻石形增长,和钻石形状饱和,证明epi形成的阶段之间的电容变化。电容增加非常缓慢地在80 nm和90 nm epi厚度。相对epi厚度增加最快的epi厚度在90 nm和100 nm之间,对应于更快的增加电容;当钻石形状相对较大(超过120海里),电容的增加再次放缓。
阅读论文全文详情FinFET设备上外延过程变化的影响性能。其他因素,如掺杂剖面和金属接触电阻的选择也可能影响电阻和电容性能[2][3]。
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