应力下的无晶圆铸造模型

马克·拉佩德斯著
半导体路线图曾经是一条平坦而直接的道路，但芯片制造商在向20nm节点及更远节点迁移时面临着坎坷和挑战。

我们所看到的挑战包括3D堆叠、450mm晶圆厂、新的晶体管架构、多模式以及极紫外(EUV)光刻技术的可疑可用性。

变化的海洋可能会增加晶圆代工厂的负担，这些晶圆代工厂已经承受着压力，因为他们继续为客户做更多的研发和繁重工作。目前，关于这种额外负载需要做出哪些改变，以及工艺和晶体管前沿即将出现的拐点，存在争论。但在一个方面，未来似乎是明确的——一些改变是需要的。

英特尔在制程竞赛中遥遥领先，而晶圆代工厂也在奋力追赶。此外，每个节点的晶体管成本曲线已经下降了约29%，以实现更便宜的系统。然而，在28nm和20nm，晶圆代工厂的曲线趋于平稳。

VLSI Research总裁G. Dan Hutcheson表示:“英伟达(Nvidia)和高通(Qualcomm)等处于领先地位的无晶圆厂公司，显然担心他们的晶圆代工厂能否跟上摩尔定律。”“为了继续留在这个行业，他们需要每个晶体管的成本稳步下降。如果(曲线趋于平稳)，这肯定会质疑无晶圆代工厂模式不可理解的普遍观点。”

压力完全落在领先的晶圆代工厂，GlobalFoundries，三星，台积电和联华电子，以保持和交付。在英特尔之外，供应商面临着从今天的20nm平面技术到14nm的finfet和其他架构的挑战。

他们还必须在各种CMOS技术之间进行选择，以实现缩放。晶圆代工厂正倾向于20nm的平面批量技术和14nm的finfet技术。另一个竞争阵营提出了绝缘体上硅(SOI)技术的理由。在晶体管方面，有关于混合finFET/平面方法的讨论。SuVolta有一个新的平面晶体管选择。3D堆叠设备提供了另一种途径。

目前还不清楚哪些技术将成为赢家或输家。显而易见的是，只有财力雄厚的公司才能参与进来。根据GlobalFoundries的数据，在22nm芯片上，一个晶圆厂的运营成本为67亿美元，工艺研发成本为13亿美元，设计成本为1.5亿美元。据VLSI研究公司称，仅开发450mm晶圆厂就需要花费320亿美元的工艺和工具研发费用。

尽管如此，无晶圆代工厂的模式似乎远未被打破，关于晶圆代工厂将会消亡的预测似乎被严重夸大了。IHS的数据显示，纯晶圆代工市场预计2012年将达到296亿美元，较2011年增长12%。他们表示，2013年这一业务将增长14%，2014年和2015年将继续保持两位数的增长。

20 nm挑战
不过，20nm节点代表着一个关键节点。英特尔已经完成了从传统的32纳米平面晶体管到22纳米3D finfet的转变。对于晶圆代工厂来说，20nm代表了平面时代的最后一个节点，因为平面开始受到不良的短通道效应的影响。

以前，代工厂在一个给定的前沿节点上提供几种不同的工艺衍生品。但在20nm方面，GlobalFoundries、三星和台积电将只提供一种领先的工艺。GlobalFoundries设计实现高级副总裁Mojy china解释说:“随着我们转向20nm工艺，高性能和低功耗工艺之间的根本区别正在消失。”

这一举措，加上过去节点的延迟，促使一些行业专家暗示，无晶圆厂代工模式在某种程度上已经被打破。中国驳斥了这种说法，称“无晶圆代工厂业务正在蓬勃发展”。

那么，是什么让无晶圆代工厂模式保持可行呢?中国表示，必须有更多的合作和新的思维方式，即晶圆代工厂必须从仅仅的制造合作伙伴转变为虚拟idm。他表示:“20nm及以后的新挑战将需要类似idm的深度合作，以加快产品上市时间。”

供应商也必须做出一些艰难的选择。例如，在CMOS方面，由于成本原因，晶圆代工厂通常会转向传统的20nm大块硅。GlobalFoundries属于批量阵营，但它也将使用28纳米和20纳米的全耗尽SOI (FD-SOI)为IBM和意法半导体生产精选芯片。

关于SOI, Soitec提供了另一种CMOS技术选择。它为平面(FD-2D)和finFET (FD-3D)器件提供SOI。根据Soitec的说法，FD-2D有241个加工步骤，而散装有328个。Soitec战略业务发展高级副总裁Steve Longoria表示，SOI晶圆更昂贵，但IC制造商可以通过更少的工艺步骤、更高的性能和更低的功耗来抵消成本。

SuVolta市场营销和业务发展高级副总裁Jeff Lewis表示，除了20nm的批量和SOI外，行业还需要一个新的解决方案。Lewis说:“28nm晶体管的成本要高于40nm/45nm。”“在20nm节点上，由于双重模式，问题会变得更严重。”

他说，另一个问题是晶体管阈值电压变化，这是由系统和随机变化引起的。一种被称为随机掺杂涨落(RDF)的现象引起了超过70%的65nm随机变化，并且在每个节点上问题都在恶化。刘易斯说:“在缩放过程中，一个晶体管与另一个晶体管之间开始出现不匹配。”“所以阈值电压开始变化。”

为了解决RDF和其他问题，SuVolta最近推出了一种新的晶体管选择，扩展了传统的大块CMOS技术。SuVolta的深度耗尽通道(DDC)技术是通过在栅极上施加电压形成深度耗尽通道来工作的。

超过20海里
在20nm之后，问题还在继续。目前尚不清楚EUV是否会用于14nm节点。因此，IC制造商必须应对昂贵的多模式方案。在晶体管方面，英特尔已经向finfet迁移，但其技术一直是讨论的热门话题。VLSI公司的哈奇森说，一些人“认为英特尔在三门芯片上遇到了麻烦，因为从拆下的图片来看，它的鳍不是方形的，而是更像一个半椭圆形。”

另一些则显示出更垂直的鳍。哈奇森说:“英特尔是否有麻烦，这是非常值得怀疑的。”“要得到一个方形的形状很容易，但它增加了步骤，降低了产量，并大幅增加了成本。”

英特尔可能已经做出了一些权衡，以解决大量finFET的挑战:高度变化。在finFET生产中，有一个蚀刻步骤，接着是回填氧化过程，然后是用于结隔离的植入物。最难的部分是在蚀刻过程中使鳍具有一致的高度。

由于高度的可变性，有人担心代工厂可能难以以任何一致性制造批量finfet。作为回应，一家铸造厂声称已经克服了其中一些障碍。根据最近IEDM上的一篇论文，GlobalFoundries实施了双浅沟槽隔离(STI)工艺，以确保鳍片高度控制。根据这篇论文，它的高k/金属栅极方案也有助于构建“高/窄”鳍，掺杂更少，以获得更好的RDF。

finfet在功耗降低方面提高了40%，但该技术仍然没有将每个晶体管的成本降低到29%的曲线上。GlobalFoundries先进技术架构主管萨勃拉马尼•肯格里(Subramani Kengeri)表示:“你将获得巨大的电力优势。”“将其转化为降低模具成本仍然是一个挑战。”

IBM半导体研发中心副总裁加里·巴顿(Gary Patton)表示，总而言之，业界应该更加认真地看待SOI。巴顿说:“FD-SOI是一个相当简单的过程，但会有成本损失。“当你使用finfet时，情况就不一样了。成本问题在批量和SOI之间变得中立。可变性也是finfet SOI的一个优势。”

在SOI模型中，“你向基板供应商下订单，”SOI工业联盟(SOI Industry Consortium)的执行董事Horacio Mendez说，该联盟是一个促进SOI的组织。“鳍的高度是预先确定的。这是为你准备的。”

根据SOI联盟的数据，与SOI finfet相比，散装finfet的Fin变异性约高140%至170%。该组织表示，仅在前端生产线(FEOL)工艺中，SOI finfet就有56个工艺步骤，而批量finfet有91个。总的来说，SOI finfet的FEOL成本为561美元，而散装fefets的成本为805美元。

尽管如此，GlobalFoundries、台积电和三星仍寄希望于批量生产14nm的finfet，原因有二。首先，目前尚不清楚SOI晶圆供应商能否在关键时期满足需求，GlobalFoundries的Kengeri说。“从历史上看，客户不习惯在SOI进行设计。它们在设计上很舒服，”他说。

接下来是什么?
除了传统的finfet，还有一种混合方法。在这个概念中，芯片制造商将在同一芯片上结合finfet和平面器件。平面设备可以包括模拟IP。“这并不容易做到，”Kengeri说。“这是个复杂的过程。”

他说，更有可能的情况是，目前的finFET技术将至少扩展两代至10nm。然后，在7纳米或之前，业界正在寻找各种下一代finfet来解决移行性问题。候选器件包括量子阱finfet、PMOS锗finfet和SOI。Kengeri说:“从研究的角度来看，我们正在研究一切，但没有什么是确定的。”