Die-To-Die压力成为一个主要问题

压力是识别和规划变得越来越重要在高级节点和先进的包,一个简单的不匹配可以影响性能,力量,设备在其预期寿命的可靠性。

过去,芯片、打包和董事会通常在系统单独设计和连接通过接口从死到包,向董事会和包。但是有很多联系和可能的相互作用这些天,它不再是可能在隔离工作。这些是一个潜在的压力的来源,他们可以设计更加综合和复杂的化合物。

“不再有几百个连接的接口,“Sooyong Kim表示主管和产品专家3 d-ic芯片包装系统和多重物理量有限元分析软件。“有百万计的凹凸连接这些天,从一个到另一个死亡。和所使用的材料可能来自不同的铸造厂,不同包装组,将各种异构输入画面。”

压力增加了一个全新的这个方程的复杂性,并迫使一些基本的责任链的变化。“这曾经是片外工程师的工作,”金说。“现在硅谷工程师的工作。很多地方正在硅化,正因为如此,需要有不同的方法来分析机械故障由于这些紧密的集成。这些紧密的集成也容易影响性能,并且提高了热量。最初,这是一个电气问题。然后它变成了一个热的问题。现在它是一个机械的问题。然而,这种机械问题影响电气问题,影响芯片内部的热量等等,在一个复杂的多重物理量的循环。”

应变和应力属于弹性的法律,或胡克定律,即对象的变形相对较小——像一个半导体器件——位移或变形的大小成正比的变形力或负载。在这种情况下,对象返回到原来的形状和大小,当负载移除。

“当我们谈论压力在IC,也许十年前,人们会提出应变硅的概念,“解释CT花王,解决方案架构师在数字和验收小组节奏。“内部应变硅晶体管将硅原子分开。硅锗硅层坐在一层,和这些原子相距推动硅沉积在硅锗。这就增加了电迁移,带来良好的效果,并减少一些障碍。通过这种方式,压力是一个机械、热、力的起源。”

在初期互补金属氧化物半导体,这些影响在很大程度上可以控制的设计规则。晶体管尺寸足够大,通过控制间距和附件内的活跃和地区,影响可以忽略不计。现在,在个位数的纳米半导体设计和制造过程中,这些影响是显示自己的方式不容易避免。强调应用于晶体管时,修改运营商能动性,从而改变电子的行为。这些压力通常采取中程几何配置的形式在芯片内。

Dennard年底缩放,铸造厂继续寻找方法来提高晶体管的性能,”伊夫Laplanche,杰出的工程师,物理设计小组手臂指出。“流动性增强技术的使用基于应力工程已成为广泛使用的。这些技术直接专注于英吉利海峡和源/漏材料,像锗改变晶格结构的使用或涉及特定的流程步骤,从而诱导压力晶体管从他们的环境。是这种情况的应力记忆技术(SMT)或选择特定的接触边缘停止层(华欧国际)。在这些情况下,设备的环境压力的应用将极大地影响这些技术的效率和随设备的支持;NMOS pmo,例如,可以有相反的行为。FinFET技术和小几何图形7和5 nm节点的相对影响范围变化增加。”

导致压力的原因
例如,晶体管和边缘之间的距离也可以创建强调,导致不正确的电模拟。这些布局问题不仅芯片级设计,甚至影响知识产权块的水平。

“考虑,例如,芯片的IP块放置很多次了。在独立模式模拟时,IP块可能胜利通过,但在上下文中,每个位置创建不同的行为,因为不同的压力适用于周围的元素。另一个例子是一个模拟块,对称性匹配正确的性能是至关重要的。独立的电路可能表现为理想对称的,但在上下文中,一个组件可能会经历不同的强调从其反映的双胞胎,因此对称的行为,”约翰·弗格森解释产品营销总监,口径在刚果(金)应用程序西门子EDA。

事实上,在物理知识产权发展阶段,应力的影响都是一个挑战,一个机会。“在内存中宏或模拟块,所有设备的布局和附近可以密切控制。的对面,在逻辑库,每个标准电池的周围可以改变。具体来说,地点和路线的工具可以创建一个组合细胞几乎无限的可能性。物理IP设计的手臂,深入分析了压力影响的定义和占建筑维护一组定义的边界内的潜在的性能变化不影响整个系统的面积。剩余的变化被认为是电建模的IP设计。明智的实现选择启用性能差异化目标能力,性能,和区域(PPA)所需的市场,”Arm的Laplanche解释道。

比其他的某些因素造成更大的压力。芯片越来越大,他们经常被打包在一个晶片,如在台积电的硅晶圆(播种)方法。“如果你看看它的照片,真正的晶片后生成的,但之前连着一个死,实际上是明显弯曲,”Kim说Ansys。“你打算如何处理?当这种情况发生时,电气性能会改变。债券吗?这是一个不同的材料吗?现在了解硅过程是至关重要的,传统的机械工程师不知道硅过程。但是不知道,你不能做一个适当的分析。”

所有的这些影响可靠性。“如果是播种,这是一个非常耗电芯片,根据应用,应用程序可以是非常苛刻的。例如,如果它做的显示处理,可能存在集群当前进入microbumps的子集。是一个可持续的热源相比,结构的准备了吗三维集成电路结构?这是另一个问题。生产后,当它用于应用程序结束时,持有吗?有时之间有一个危机,”金解释说。

应变工程添加另一个并发症。应变是一种强调应用于硅提高电子迁移率。但是过多的压力会导致一些问题,如裂缝互连,随着时间的推移,在越来越小的节点,这些问题可以增加强度。

“当新事物出现,起初,人们倾向于用粗糙的近似等阶效应,”维克多•莫洛兹说,Synopsys对此研究员硅工程集团。“通常可以归结为缓冲,创建另一个缓冲区,以确保你设置为最坏的情况。但这也意味着一些性能被留在桌子上。最终,这让精制包括二阶效应为了不浪费任何东西。”

黑硅的概念可能是有用的,块或晶体管关闭,直到他们是必要的。“如果你同时使用所有晶体管,它肯定会融化。你必须让你的电路不够懒。芯片上的监视器可以使用这里感觉温度,然后,如果检测到过热,它仅能放慢一切,”莫洛兹说。

芯片是加热
热应力的另一个原因,这是一个问题,一直在稳步增加更多的晶体管密度和强度计算,特别是在人工智能芯片在许多架构的目标是处理元素的利用率更高。

“大死可能局部热点由于更加活跃设备开关,”弗格森说,西门子。“这些热点变化的压力剖面的筹码。热的问题是有关multi-die世界更多。一个死堆叠上的另一个需要更长的路径来消除其热量。它分散自己的热量,它增加了一些下面的热死,带来新的压力,芯片上的晶体管必须占。”

热由于不同的热膨胀系数不匹配使之更加复杂。“当你加热结构,由几种材料,不同的材料以不同的速率膨胀和收缩,“莫洛兹说。“通常,金属扩张更多与温度和收缩降温,为半导体介质相比,这就是创建接口的压力。”

图1:瞬态加热和冷却的行为在不同的热接触的热敏电阻两种不同包装类型。来源:Synopsys对此

解决这个挑战需要的温度模拟,不是芯片的,而是整个包。精确的设计和描述任何给定的晶体管的电行为需要上下文,包括包、输入功率和开关在整个系统。虽然这是可能的,但它也可以是不切实际的。另一种选择是设计软IP使用以这样一种方式,它的使用将在几乎任何安全上下文。同样的,chiplets必须安全插入各种包,弗格森说。

这是困难的,然而,当自动加热。“如果你有自动加热,然后你可能会流动变化,但这是微不足道的。自动加热不够大改变流动,尽管它可能降低几个百分点的晶体管性能。然而,它还在晶体管加速老化的过程,NBTI(负偏压温度不稳定性)阈值变动,减缓了电路由于加速老化,”莫洛兹指出。

包装注意事项
包装是一个很大的应变/应力讨论的一部分。在考虑各种包装策略有一个广泛的选择,从廉价的选择,导热性差的品质。

“鉴于硅是一个相当良好的热导体,它传播热量,但一个瓶颈是引入了一个便宜的包外辐射的热量,”莫洛兹说。“内部,一切都将是相同的温度,因为硅是一个更好的热导体比一个便宜的包。有更多的昂贵的包,你可能不能使用类似一个移动应用程序,这是更适合一个高性能计算的应用程序。这些包能够辐射10倍或20倍的热量比便宜的包。改变,必须考虑,。”

商业工具和解决方案的领先的EDA工具提供商正在帮助设计师找出账户。

此外,一旦包装成为一个更好的热导体,它消除了包的瓶颈,但也让其他事情更加复杂。“具体地说,有那么不均匀温度在包里面。只要你有一个热点,外面被辐射。但内部的温度不均匀,所以你也要照顾,”他说。

有压力就把包在一起。但是随着越来越多的包是定制的,这些压力变得更加难以识别。所以需要建立详细的模型,但这些模型很快可以在大小气球。

“随着产业继续发展的历史摩尔定律模型和扩大chiplet世界,我们得到了一组新的压力的来源。tsv、疙瘩、小袋和堆叠设备设计贡献更大的压力,”弗格森说。“从历史上看,包装解决方案可以考虑一些这些压力的影响,但他们没有知识的位置或晶体管的电行为。这种方法导致过度约束高级包,影响的大小或总成本完成设计,或设计不正常工作(由于诱导应力被忽视)。而捕捉这些压力可能与历史方法,计算要求这样做太大实际与数百万甚至数十亿的晶体管设计。另一种方法是使用专用的紧凑的模型,可以应用在合理的计算时间得到更准确的结果。”

避免问题
而工具和解决方案仍在不断进步来解决压力从芯片级到系统级,工程团队现在可以采取一些措施以排除问题。

“以前,设计工程师验证后他们建造了一些东西,”Kim说Ansys。”,但这一概念不再有效,因为在架构上,结构非常复杂已经没有决策的前期,他们就会失败。出于这个原因,它是非常重要的想出一个好方法的原型或建筑流流动,并运行“如果”场景在设计完成之前。”

弗格森同意了。“整个主题的压力的影响是一个全新的水平的优化,需要越来越多的行业继续沿着摩尔定律,以及向chiplet-based经济。组件必须跨多个角落压力和热量的特点。集成工具必须能够做出明智的决策基于这些参数的位置。虽然这个行业正在积极传动装置在几个方向,显然仍有大量的工作要做。”

出发点是什么造成压力。“与压力,我们需要看物理,我们需要看看造成了压力,“节奏的花王说。“当人们看到晶片上下鞠躬,他们看到变形,他们看到的压力,他们测量应变。然后,他们观察晶片。这不是由于弹簧力拉下来。这是由于温度升高,晶片内的多种材料,缩小和扩大在不同的利率。这就是造成压力,压力。当我们看这个问题,我们看到了效果,然后我们试着找出原因。然后我们解决不利影响。在芯片内部,所有的压力会导致崩溃,失败,或分离。 At the end of the day, materials, manufacturing, and EDA design tools must all come together to solve this challenge.”

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