应对新瓶颈

埃德·斯珀林
虽然在设计中提高效率和性能的选择不断增加，但在先进工艺节点上获得芯片的挑战也在增加。

更细的电线、路由拥塞、更多的电源域、IP集成和光刻问题共同使设计比过去更加困难。那么为什么没有更多的工具呢?答案是，有。EDA供应商继续投入大量资金作为收入的一部分，并且解决问题的可用选项和途径的数量从未如此之多。但是，即使是最大的研发团队，所能做的事情也是有限的，而且他们面临的现实是，并非所有这些方法都能成功。哪种材料、工艺和架构最终会成功，充其量是一场非常昂贵的赌博。

路由问题
大多数设计师遇到的第一个痛点是围绕SoC存储器的大量电线。这些导线在每个连续的工艺节点上变得越来越细，在他们购买的每个新的IP块或子系统中变得越来越细，导线的数量和长度也在增加，以至于现在问题变得至关重要。

新思科技物理设计产品营销总监Ashwini Mulgaonkar表示:“我们一直在讨论，当你转向更低的几何形状时，线延迟将主宰单元延迟。”“在新兴节点(20nm及以下)，问题只会被放大。在每个连续的工艺节点上，线材宽度和厚度的缩放导致横截面积的持续减小。与65nm技术节点相比，14nm节点的电阻相差高达60倍。”

事实上，在这些节点上，阻力成为一个主要因素，因此需要新的方法来实现设计闭合。

Mulgaonkar说:“在这些节点上，伸缩金属堆的出现显示出下层金属和上层金属之间的导线电阻相差20到50倍。”“这种异构层电阻曲线需要智能路由控制。在上层布线关键网络，以利用减少的阻力，增加非默认规则，如两倍或三倍宽的电线加宽或从路由前到路由后优化的间隔，是定时关闭所需的技术。基于路由的预路由优化是另一个促成因素，在进行高扇出网络合成和识别使用上层金属路由的关键网络时，您可以从阻塞感知的全局路由中受益。基于电阻的路由和路由后优化、定时驱动和串扰驱动路由是定时关闭的其他关键因素。”

底线:由于更多的延迟是由线路决定的，因此必须利用智能线路控制。这也不仅仅是电线电阻的问题。它也是驱动电阻，它几乎与刻度成比例地增加。这反过来又会导致驱动强度变弱和电路不那么健壮。

更多的未知因素
这不仅仅是路由问题。这只是一个问题。先进芯片的复杂性，在一定程度上是由于对电力的担忧，以及为了延长电池寿命而需要节省每一毫瓦，已经演变成历史上最大的技术竞赛之一。暗硅曾被认为是未来的舶来品，但现在已成为常态。多个功率域是给定的。但多核、复杂软件和IP的特征差距也是如此。

“从RTL和验证的角度来看，芯片上有更多的功能集成，”Jasper Design Automation的营销和业务发展副总裁Oz Levia说。“系统层面的融合现在对SoC层面很重要。所以低功耗不再仅仅是时钟门控。我们看到三位数的域具有功率排序。这些工具正在努力跟上。我们通过模拟甚至仿真看到了这一点。”

虽然最重要的竞争是动力和性能，但提高能源效率和维持或提高性能所需的复杂性也产生了一些不可预见的涟漪。其中一个领域是硬件安全——由于需要添加更多功能、降低功耗和提高这些功能的性能，这个问题变得更加严重。

莱维亚说:“安全方面没有具体的问题可以问，也不能保证有人不能推翻访问权限。”“这不仅仅是从功能的角度来看。还有超频和过热。这也是在一个芯片上集成更多的副产品。这种情况发生在老节点上，他们更积极地利用自己和他人的IP。从块层面上看，似乎没有什么变化，但在底层有很多主从、电源优化和安全问题。而且越来越多的软件也增加了复杂性。”

注意工具方面
从工具的角度来看，这应该是一个明显的机会。问题是，复杂性创造了太多的机会，并不是所有的机会都能成功。虽然最先进的客户要求解决方案，但开发新工具的成本令人生畏，而且时间也不确定。

“有很多很有前途的新想法，但它们很昂贵，”Cadence的技术营销总监王琪(Qi Wang)说。“每个人都试图从旧技术中挤出最后一点，所以你不能太早行动。测试芯片需要巨大的投资。其结果是，你不能完全准备好自己的新事物。在我看来，一旦行业接近一项技术的终点，你就会看到越来越多的生态系统合作，这样他们就可以分担成本。”

由于一些新的开发工作现在发生在较旧的流程节点上，这使得情况变得更加复杂。例如，背部偏倚等技术正在以新的方式得到应用。例如，意法半导体(STMicroelectronics)将其与28nm绝缘体上的全贫硅结合使用，尽管该技术在较老的节点上基本上已被放弃。同样的事情也发生在混合信号设计中，随着主流转向65纳米和40纳米，功率变得更加令人担忧。例如，降低Vdd以节省电力适用于较老的节点，但不适用于最先进的节点。在汽车市场尤其如此，因为高温需要节省电力。

“这不再总是具有前瞻性，”王说。“你必须利用每一个角度，尤其是在模拟和数字之间的界限变得模糊的时候。”

混搭
这一点在关于堆叠骰子的讨论中体现得最为明显。虽然半导体行业仍在等待一家大型芯片公司在堆叠芯片上取得英特尔在finfet上取得的成就，但堆叠仍然是解决当今芯片设计中许多问题的有力竞争者。它简化了tsv或中介器的路由拥塞，通过缩短距离和增加管道尺寸克服了导线阻力，并且它允许芯片制造商混合和匹配来自各种工艺节点的ip -特别是模拟ip -。

“主要动机是内存访问，”Atrenta首席技术官伯纳德•墨菲(Bernard Murphy)表示。“没有必要把逻辑放在逻辑上，或者一个逻辑接一个逻辑。但真正的挑战是用标准的方法来积分所有这些东西。该技术的标准化和接受度仍然具有挑战性。”

这一时间表仍然令许多支持这种做法的人感到沮丧。但同样的挫折在最先进的节点上也很明显。到目前为止，唯一一家商业化生产finfet的公司是英特尔的22nm工艺，该工艺不使用双重模式。从技术和业务角度来看，将finfet与多模式相结合仍然是一个挑战。

新思科技的Mulgaonkar说:“这并不全是免费的。“finfet可以提供更快的时序和更低的泄漏功率，但这些器件通常具有更高的栅极电容，通常是其平面等效器件的2到3倍，这可以带来更高的动态功率。三维FinFET结构的一个关键挑战是自热效应。在平面晶体管中，热量更容易通过衬底从有源区域流出，从而有效地消散。由于finfet中的翅片处于冷凝区，热量很难消散，并且这种局部的额外热量会导致器件泄漏电流的增加。此外，由于负偏置温度不稳定性(NBTI)，随着时间的推移，这些设备可能会变慢，从而影响性能评级。另一个问题是晶体管结构内部的局部热量会增加上覆金属布线结构的温度。”

这可以显著增加电线内的电迁移效应。因此，每向前迈进一步，都有后果和新问题需要解决。复杂性导致更多的复杂性，虽然解决方案确实存在，但它们都带有额外复杂性或成本的价格标签。