混合键依赖于高精度缺陷检查、平面性测量,和空白检测。
当混合结合提出的主题,重点往往是如何使用这项技术制造CMOS图像传感器(CIS),一个重要设备对于今天的数码相机,尤其是在智能手机中找到。因此,CIS是一种常见的接触点无处不在的手机,你是否持有产品从苹果、三星、华为在你手中。
虽然今天的CIS设备目前主导混合成键的使用,高性能计算(HPC)正成为一个新的高增长申请混合成键。这是一个趋势的结果更好的互联在先进的3 d封装内存技术。此外,高端的市场份额表现包装,包括2.5 d和3 d包装,预计7.87美元,到2027年,有19%的复合年增长率(CAGR)从2021年到2027年,根据Yole开发署。至于3 d堆叠单独包装,它预计将增长58%至70%的复合年增长率在同一时期。
使用直接Cu-to-Cu连接,而不是碰撞和适合球不到十μm,混合成键通常包括两个晶圆片直接叠加,与两者之间的空间平面型表面接近零。混合键已经超过传统micro-bumping的优势,如使小尺寸的I / O终端和减少沥青互联。虽然混合成键和传统micro-bumping支持高密度互连方案,混合结合碰撞相比是一个昂贵的过程,需要更严格的过程控制,尤其是在缺陷检查、平面性测量,和空白检测。
虽然薄片焊接已经演示了用于CIS的NAND闪存设备,目前生产的集成成像层和逻辑,DRAM制造商也想适应混合键取代疙瘩。利用混合键合互连方案能够减少整体包装数十甚至数百微米厚度在某些情况下,HBM(高带宽内存)模垂直堆叠在4、8、12、16死栈。每个模具的差距大约30µm使用疙瘩时,但差距与混合键几乎为零。
重要的是检查设备的晶圆产量和互连收益率;都需要一个完全的设备。债券互连必须有适量的碟形,略微休息由于化学物质平面化(CMP),使铜垫债券过程中扩大。这允许反对债券垫接触,周围的硅仍然完好无损。然而,开发过程控制的碟形在300 mm晶圆是具有挑战性的。因此,严格控制电镀过程是至关重要的。开发这些流程和维护在大批量生产(HVM)依赖于高精度,高通量测量和控制技术。
表面缺陷检测的标准是0.2µm混合焊接,表面缺陷可以创建一个空白一样大10倍后的缺陷大小两个表面粘合在一起。过程控制这比传统更密集的后端质量控制,检验需要缺陷敏感性大于5µm。今天的许多现有的后端检查工具没有分辨率和速度检测亚微米缺陷。
亚微米缺陷敏感性也增加了重大压力设备制造商。传统的后端流程,如晶圆研磨、wafer-edge修剪,晶片锯,和录制/ de-taping,被认为是肮脏的过程,创造了大量的粒子和碎片。因此,保持晶片清洁的亚微米缺陷传统端制造业不是一项容易的任务。
混合粘结也需要nanometer-resolution质量控制和计量,通常是闻所未闻的后端过程。以确保可靠Cu-to-Cu表面结合,表面上都需要休息不到20 nm铜垫。确切的凹槽深度依赖于垫大小和间距。这种设备制造商质量控制增加了额外的负担。
图1:常见的混合键合过程的缺陷。
因为混合键是一个后端过程涉及wafer-edge修剪、晶圆磨削和切割,它需要新的检验标准和计量要求在后台过程中,尤其是需要工具复杂的图像处理和机器学习算法来检测有源像素传感器低对比度缺陷区域。
不管这些挑战,混合粘结后端正在成为一个明星球员,在今天的需求和挑战正迅速成为那样重要的前端面临多年。
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