摩尔定律的结局的影响

过去两个流程节点芯片行业面对的事实摩尔定律许多细分市场正在放缓或结束。还不清楚接下来会发生什么,因为即使芯片制造商留在老节点他们将面临一系列新的挑战,将推高成本,提高设计的复杂性。

芯片设计面临着许多障碍得到这一点,包括一个处理器的性能上限和权力限制为所有类型的芯片。有问题RC延迟,各种类型的噪音,增加的挑战光掩模和光刻技术。通过这一切,开车到较小的节点已经铺平了道路的许多答案。但随着复杂性和成本继续上升在每个新节点,扩展的价值不再适用于大部分的设计,和扩展经济基础的侵蚀但合算的芯片。

“在过去的35年里,半导体行业和EDA / IP工业已经支出大部分宝贵的人才和资源准备和移植设计新流程节点,一代一代又一代后,“州Chi-Ping Hsu)执行董事阿凡达集成系统。“摩尔定律肯定带来了重要的集成和扩展,是以前从来没有的。但与此同时,它吸收所有的人才做主要扩展/移植/集成类型的工程,而不是创新。”

尽管摩尔定律的死亡预测多年,这当然不是这条路的尽头。事实上,它可能是相反的。“摩尔定律的结束可能是所发生的最好的计算摩尔定律以来,”r·斯坦利·威廉姆斯说,惠普实验室的研究科学家。“面对一个时代的结束应该启用一个新时代的创造力。”(科学与工程计算。IEEE CS和AIP - 3月/ 2017年4月)。

拉塞尔·克莱恩,HLS平台项目主任导师,西门子业务所说,“如果设计无法利用更小的几何硅过程,那么设计师将需要找到创造性的方法来解决这一差距。”

受制于成本
成本是一个关键变量,有两个方面,设计成本和制造成本。“最先进的硅几何图形的经济决定,只有设备将被迁移到他们,”克莱恩说。“因此,一些设计不会受益于性能增加,功率降低,设计师已经开始依赖于多年来。”

在制造业方面,成本不断上升是显而易见的生产流程和设备需要芯片。“公告GlobalFoundries是停止投资7海里流程节点的关键指标之一,摩尔定律确实是死了,”塞吉奥Marchese说,技术营销经理OneSpin解决方案。“这只是太硬,太贵了。”

设计成本也在不断升级的指数,如图1所示。虽然一些成本和额外的复杂性相关的规则在较小的几何图形,成本的增加是由于增加了复杂性。

图1所示。在最近的节点设计成本。来源:亨德尔琼斯,肠易激综合症

受到验证
随着设计复杂性的增加,验证复杂度上升至少一样多。“‘更好的设计的方法设计适合一个确定性系统,“说Gajinder Panesar,首席技术官UltraSoC。“这意味着你可以写个人,并没有什么变化。但真正的系统不确定性。”

Panesar解释了两难的境地。”最好的你会得到一些改进通过更好的设计,但这将导致更多的复杂性。你需要更好的性能,所以你需要分区软件,你需要了解系统是如何执行的,这意味着需要见解:数据和分析性能。越来越多的问题,但有必要,当设计利用核不同处理器架构或自定义的块。这种类型的异构设计意味着你不仅担心自己每一块或核心如何执行,你挑战了解每一个交互与其他核心,以及它如何增加了整个系统的复杂性。”

一种方法是提高的程度抽象。”RTL发展是精疲力竭了,”Klein说,导师的。“这些新系统的算法复杂度将应变传统开发方法。验证在RTL级已接近极限。开发适合在硬件加速器是一个任务高级合成(HLS)。探索建筑替代需要达到最优效果,而不可能在RTL,可以通过HLS。进一步,通过移动验证更高层次的抽象,因此大大降低了努力,HLS地址硬件设计社区的关键问题之一。”

另一个方法是利用FPGA资源,但添加其他人可以推迟一些验证任务。“FPGA合成工具使复杂的设计转换优化设备利用率和实现性能和电力的目标,“OneSpin的Marchese说。“太好了,但是生成的网表必须认真核实。”

限制性能
也许最大的问题是性能约束。“在更为成熟的技术有一些可观测的好处在迁移技术节点之间,”汤姆Wong说,营销总监,设计IP节奏。“但是当你去28 nm和下面,SoC性能是决定通过互联(金属系统)比晶体管性能。主流cpu电脑/笔记本电脑2 ghz和3 ghz之间徘徊,因为摩尔定律扩展不再可以给你时钟速度方面的性能收益。这是当从单核到双核到四核CPU设计。同时,运行设备在高时钟频率可以给你带来麻烦与热(热)问题,包装和冷却成本高。除非你是服务器在数据中心设计、低功耗芯片是最重要的规范,甚至用于现代数据中心,他们不是不惜一切代价性能。”

负载分布到多个处理器不是一条简单的过渡。“并行软件执行的好处已经认识很多年了,但软件开发人员仍然不改变他们的舒适的范例,”克莱恩警告说。“Tilera公司生产的多核处理器是三倍力量的效率比英特尔x86平台。这是无法找到的商业上的成功,尽管声称功耗是系统开发人员面临的最大问题之一。”

添加处理器并不是免费的。“为了使CPU或CPU的集合,函数根据需要,必须解决严重的瓶颈问题,源自缺乏内存带宽,“Kalpesh Sanghvi补充道,SoC经理和系统解决方案Open-Silicon。“记忆像HBM发挥重要作用在弥合这一差距。”

片上内存性能也正在增加。“今天智能手机在3200年使用LPDDR4速度,”节奏的Wong说。“今天,有一个在4266年迁移到LPDDR4/4X改善内存子系统的性能。”

但不仅仅是内存带宽,变成了一个约束。“更复杂的系统意味着你把更多的芯片上,“UltraSoc的Panesar说。“这里的问题与其说是计算,更多关于瓶颈互连。你需要了解I / O是一个SoC运输数据。你需要了解如何计算的影响,这意味着你需要再次的见解或者你不得到你期望的性能改进和设计。”

这两种类型的接口正在改善。“CPU速度和性能的增长将进一步扩展的内存需求,“Sanghvi解释道。“这是原因公司已开始致力于3 d像HBM记忆,它允许垂直的包装更多的内存,和地址要求更高的带宽较低的权力。此外,I / O接口的速度要求和总体带宽大幅增加。这些添加的需求进一步推动信封,导致新的复杂的技术解决方案,如PAM-4 56 g和112 g PAM-4”。

王指出,其他接口被推,。“我们看到MIPI接口从v1.1(每车道1.5 gbps) MIPI D-PHY v1.2(每车道2.5 gbps),再增加系统吞吐量(性能)。同样,PCIe2(5吨/ s)接口已经被PCIe3 (8 gt / s)在固态硬盘控制器和闪存接口。”

坚定地进行的一个趋势是添加额外的特定于应用程序的处理器。“我们现在看到专门的低功耗DSP核心被用来解决音频、视频和基带应用,”黄说。“此外,我们看到神经网络处理器的出现来帮助应用,如面部识别、目标检测和大量的需求需要满足计算需求自主汽车芯片。”

这种方法可以进一步扩展。”另一个替代方法是将功能从软件到硬件,加速器,”克莱恩说。“硬件具有更高的性能和更低的功率比软件和更有效率的使用硅区域。”

有一个中间立场新兴。”其中一个趋势是使用更特定于应用程序的逻辑,“Marchese说。“这些芯片上和片外加速器可以通过来实现fpga、嵌入式fpga或定制处理器架构。

然而,这些异质性水平创建额外的挑战。“异构计算系统进一步破坏行为和系统中引入更多的不确定性,“Panesar警告说。“有越来越需要实地能见度在设计和系统”。

其他人指出类似的问题。“使用异构体系结构,您可以不再依赖于一个简单的总线架构,”黄补充道。“看看所有现代soc common-fabric,看看他们有什么。它们都有一个NoC芯片(网络)来连接这些专业核心和管理这些复杂的交通系统。”

限制区域
更多的内核和内存,更复杂的I / O和增加嵌入式FPGA资源添加到一个更高的晶体管数。芯片制造商,选择呆在一个节点,转化为更多的区域。最重要的是,安全需要额外的区域。“设计对于许多应用程序是复杂系统与离散和异构组件的硬件和软件,“Panesar说。“他们作为设计师意图,必须完全符合ISO 26262等安全标准。另外,你必须确保它们是健壮的当前和未来的安全威胁,在SAE J3061网络安全标准”。

地区可能是一个潜水艇的问题。“设计过程中会突然进入单模拉过程限制,”《阿凡达》的徐警告说。“这将会比多数人预期的要快得多。”

定义,限制并不是那么简单,因为有软、硬两方面。软限制包括设计问题,如时钟歪斜在芯片,包括制造业产量等问题。收益率的原因之一死大小是有限的。这也是一个因素在摩尔定律的原始的决心。

但有一个行业面临困难的问题,。十字线规模一直保持一个常数。当前光刻系统利用减少4 x。十字线衬底的标准尺寸是6英寸。这意味着最大芯片大小约30毫米。接近分划板的边缘,更大的光学畸变和不均匀性。ASML州最大扫描曝光字段大小为26.0毫米到33.0毫米。这不会改变的EUV。

“我们可能会看到单模具系统,但比例将继续通过多种wafer-level包装技术,”徐说。“这个行业是在起步阶段专业本土技术和没有标准流程和设计流程,死来自多个铸造厂。这将触发一个激动人心的范式转换,将影响和改变半导体的生态系统和自然结合系统应用程序。半导体和系统行业将成为紧密地交织在一起。公司抓住这一转变不会褪色,和那些做总会发光和繁荣。”

结论
前进道路的挑战,不管哪个流程节点或使用方法。“我们已经吃了所有的低挂水果,”黄说。

继续遵循摩尔定律将导致设计制造成本增加。原地不动将导致现有的节点添加设计和制造成本,,增加区域。每个路径具有软、硬限制。事实上,最好的前进道路可能被证明是一个组合的方法,不同的技术使用摩尔多方法包装在一起。

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