随着记忆变得更加复杂和难以预测,系统架构师可能渴望前几代技术。
埃德·斯珀林
的房地产设计现在致力于memories-SRAM芯片,DRAM芯片,和其他一些更奇异期权的出现是证明的数据量需要利用快速移动和固定设备。
内存几乎是单枪匹马地负责路由拥塞现在困扰复杂出类拔萃。它的一个主要原因为什么如此多的力量消耗设备上。的温床,它已经成为设计和架构改变整个集成电路产业目前的设计团队努力提高性能,减少权力和推动的障碍可能在电子产品。
投入的角度来看,改进从DDR2 DDR3和很快DDR4 momentous-but他们显然是不够的。
“DDR2 3和4,不跟上增长算法,”马丁·隆德说,硅实现集团的高级副总裁研发节奏。“所有的数据必须使用包缓冲区和DRAM存储,但数据加速速度比内存标准。”
这只是问题的一部分。片上存储器被这么多数据包围的不知所措。但只是添加更多的内存会带来其他问题。营销副总裁吉姆·艾略特,在三星电子,在MemCon在最近的一次演讲中指出,“记忆总是和连接。“事实上,根据三星的统计,DRAM和存储消耗34%的电能今天所使用的服务器。为了把这个角度来看,到2030年10%的功率消耗的西北太平洋地区将被数据centers-more比被奥地利的整个国家。
延迟和缓存一致性
添加更多的内存来处理所有的数据解决了一些问题,它创造了别人。延迟是一个大问题。
“现在最大的瓶颈是内存带宽,”库尔特·舒勒说,在Arteris营销副总裁。“即使你得到足够接近处理单元的内存仍然有一个延迟的问题。”
延迟和多核处理器变得特别棘手,需要cache-coherent。添加多个处理器在一个SoC与专用甚至共享内存相对简单,只要他们不需要共享数据。但如果数据需要连贯,窥探的缓存是必需的,和整个系统陷入困境。
“我们看到缓存一致性的兴趣激增,”舒勒说。“无论是交易或包,你仍然需要安排和协议管理”。
堆内存
堆内存一致性至少解决了一些问题。与广泛的I / O和较短的距离,可以完全消除一些缓存的内存。第一个例子,这种方法有望明年开始冲击市场,与一个3 d内存堆栈的逻辑层将在2013年底的形式混合内存数据集。
“你必须绕过内存瓶颈,和3 d内存给你更高的带宽和可靠性和性能,”Scott Graham说,总经理在微米混合内存。“在这一点上我们运行高速并行转换器HMC的外边缘,DRAM堆栈中。所以外部的热量,有超过2000的tsv,提供冗余和修复功能。”
他指出,最初的设备有信号完整性问题,因为噪音和热量,但HMC财团已经想出解决这些问题。“现在我们有三代的活动设计,”哥兰说。“还是同一个DRAM DRAM相同的细胞过程,但它是一个彻底的改变DRAM的性能。我们分离的逻辑水平在一个单独的层,解决了很多挑战性能、权力和房地产。”
许多公司正在研究这种方法。“我们相信这是正确的方向,”乔说皮疹,RTP Open-Silicon站点经理。“现在DDR4开始样品。问题是是否有DDR4后另一代人。我们可能永远不会看到DDR5。”
未来的问题
这是好的和坏的。DDR2标准,3和4允许控制器IP支持多个DRAM制造商。随着新的内存架构推出,更多的专有解决方案将填补这一差距,至少短期内如此。微米开放混合内存数据集到其他公司,尽管最初的实现是针对服务器市场。未来几代人将针对移动应用程序,但没有人知道什么时候将开始出现。这意味着没有标准来指导IP在短期内开发人员和系统架构师。
还有其他问题开始浮出水面,。量子效应理论已经有很长一段时间,但他们现在才开始被理解——并且经验丰富。副总裁迈克尔·米勒在MoSys技术创新和系统应用程序,在内存中表示,延迟在未来可能会有所不同,因为费用应用于内存先进工艺节点有时被释放在不可预测的时间间隔。
“我们将看到这个反弹,”米勒说。“电荷被推入衬底和存储”。
意法半导体已经观察到这门长度低于10纳米,当源之间的量子阱和排水引起能级分裂,据Laurent Le-Pailleur 32 nm / 28 nm制程技术行管理前端制造和工艺研发主管圣在28 nm虽然这不是一个问题,这是开始为将来做准备。
其他类型的内存也带来他们自己的挑战长寿,在低功耗和成本费用和收益。有连续搜索一个通用的内存,可以取代DRAM和NAND闪存,并可能SRAM。搜索已经进行多年,到目前为止,该行业仍集中在DRAM和SRAM。这两个有他们自己的问题,但至少在这一点上他们是众所周知的。
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