利用非易失性逻辑

科学家正在研究开发一种新型的逻辑设备,称为非易失性逻辑(NVL),基于铁电场效应晶体管。

FeFETs有高利息的话题在最近的行业会议,但是绝大重点都是在内存中使用数组。记忆细胞,然而,仅仅是一个晶体管,可以存储的状态。在其他应用程序中,可以利用。

“非易失性设备(如FeFETs)将使许多应用程序如果他们可以集成与标准CMOS工艺成本效益,“Sagheer艾哈迈德说,高层建筑主管赛灵思公司。“非易失性逻辑可用于一些相同的应用嵌入式fpga用于asic。它也可以使宝贵的定制安全嵌入式芯片,像root-of-trust安全。”

NVL是一个通用的概念,而不是绑定到任何特定的技术。“你在找什么在这种情况下是一个机械开关的电当量,”罗伯•艾特肯表示的技术研究小组主任手臂。“你翻转它,然后它呆了。”

虽然能够存储的概念逻辑状态的晶体管听起来很简单,困难看起来开始质疑FeFET的存储。有很多想法如何使用这些晶体管,其中一些甚至转向模拟领域。其中导致NVL吗?

FeFET基础知识
FeFETs有铁电材料的门(或除了标准的门)。这意味着这一层,如果配置正确或程序,将一个电偶极子。根据方向,偶极子会增加或减去内在晶体管的阈值电压。

图1:铁电材料会增加或减去内在晶体管的阈值,给两个阈值的选择。来源:布来安梅奥/半导体工程

“你有这个能力之间切换两种不同的阈值电压,”卢西恩Shifren说,副总统Cerfe实验室的研究。”这些阈值电压的区别是你的内存窗,”指的是两个内存状态之间的差异。

甚至不得不考虑阈值是外国设计师,习惯于逻辑的抽象。艾特肯说:“(使用FeFETs NVL)涉及与实际设备,处理很多问题,“他们运行在什么电压?他们的V是什么_T吗?它是如何编程?为什么它翻转当你翻转信号,但它不翻转,当你把它关掉吗?”

挑战在于如何从一个较低的抽象级别备份到一个逻辑层——可能是不同于我们今天思考逻辑的方式。

简单的使用:保存状态
NVL是保存的一个明显的应用电路的状态的快照。快照将生存能力,有可能使更快复苏,因为国家可以恢复而不是重新计算。

今天,这个角色是由所谓的“气球门闩。“这些寄存器是由电池驱动的外部(或其他来源)。通过加载气球寄存器,它们可以生存权力的丧失。这样做明显的成本是需要额外的电池,需要周期性地改变(或充电)。NVL会让这样的一个电池是不必要的,节省成本和简化系统维护。

这也可以简化睡眠管理。“系统必须知道的力量,它会保存在睡觉是值得的,”艾特肯解释说,指的是将一个系统的典型开销睡觉然后苏醒。“如果你有另一个方法,你可以把小睡觉和潜在的节省能源。”

是FeFET会给我们这个概念上很简单的能力吗?虽然很明显与存储晶体管能够存储状态,注意什么FeFET的编程并不是其输出状态:它的阈值。然后输出状态依赖于输入和阈值。这不是被存储一个阈值状态,除非你有一个反馈电路,输出和部队一个阈值改变开启电源,保证输出状态。

这种观念之间的紧张状态和阈值增加了一些复杂性,进一步分析表明。

玩两个阈值
在其最简单的,我们看一个晶体管,可以有两种阈值电压。可以使我们思考逻辑的标准方式。

“即使设备工作在理想情况下,你仍然需要重新考虑如何做了很多逻辑,”艾特肯说。我们的逻辑是由布尔代数的概念,提出两种状态——真和假。标准的逆变器中判定输入通过测量信号是否高于或低于阈值,给予必要的两个州。

但如果我们可以有两个阈值,然后,事情不是那么明确,它取决于阈值在哪里和什么信号水平选择。它有助于认为两个逻辑机制:更高和更低的。更高一个假设V_T;较低的一个假设低V_T。对于这些,我们有一个逻辑高和低。给了我们四个逻辑:高高(逻辑高V_T),高度低,高,低,低的低。

图2:有四个逻辑水平,其中两个对应于低门槛的状态,与其他两个高阈值对应的状态。来源:布来安梅奥/半导体工程

在一个案例中,我们可以有两个阈值高和低输入范围重叠,去了rails的我们习惯了。可以想象这是有用的作为一个性能调整。为操作,不需要最高性能,更高的V_T可以选择的事情有所放缓,降低漏电流。

图3:两个阈值接近,他们的范围重叠。来源:布来安梅奥/半导体工程

这可能是动态变化的,只要足够低的编程时间是有用的。它就像另一种实现动态电压/频率扩展(dvf)。“我可以有一个晶体管,疯狂的泄漏,或者我可以有一个晶体管,泄漏少,较低的驱动电流,“Cerfe实验室的Shifren说。但这并不是一个真正的逻辑功能。这是一个性能函数。

多级逻辑?
另外,逻辑层次可以被分离,这样高低高于低。对于这个场景,输入不能在所有情况下,rails运行复杂的电压。这也可以用于性能调优,但它提出了一个问题是否有两个重叠的逻辑机制的效用。

图4:如果进一步分离,两个阈值可以建立两个独立集不重叠的高和低水平,有效地给两个完全独立的操作制度。来源:布来安梅奥/半导体工程

与重叠的情况下,你在两种经营模式,都只有两个层次,在这里你可以和所有四个操作水平。这个打开的可能性使用第四纪逻辑而不是二进制逻辑。因为范围不重叠,没有模棱两可无噪声的信号。

输出呢?
输入如何与阈值本身是一个有趣的问题,但却引发了许多其他实际问题,最重要的是,一个标准的逆变器-与标准或铁电闸门将生成一个二进制输出。然而,我们开车四个级别。没关系在输入端,但如果这是要开另一个类似的门,那么我们如何推出相应的输出电压?

这里我们有两个可能性。如果我们有重叠的范围,然后我们需要一个方法来调整输出水平符合模式之一。如果所有晶体管运作在相同的模式中,这实际上意味着电平移动所有的输出。如果不同的晶体管可以有不同的模式,那么您需要确保输出电压产生符合输入的下一个晶体管。

图5:一个逆变器(作为一个整体所示,因为可能会有一些电平移动电路)必须为下一阶段生成适当的电压来读。输入带定义为输入范围重叠的情况。这可能使输出水平从输入水平不同。来源:布来安梅奥/半导体工程

这意味着一个晶体管的操作在一个输入模式,但有可能为不同的模式生成输出。因此它不会如此有意义的说,整个晶体管的操作模式。

此外,如果驱动多个晶体管输出,驱动晶体管不是所有在同一状态,事情变得不那么有意义的水平变把缺席每一行(而不是简单地在逆变器的输出)。

图6:一个逆变器驱动两种不同逆变器在不同模式需要生成两组独立的输出。来源:布来安梅奥/半导体工程

与第四纪重叠范围,逻辑,它不再是一种生成level-shifted版本的高低。现在需要生成一个四个独立的水平,这不是明显的逆变器。反演的想法变得不清楚第四纪逻辑,因为没有简单的概念“相反的状态。”

更复杂的逻辑变得更加错综复杂,这表明这是一个有用的模式,需要一种新的代数作为电路的基础发展。新的代数可以告知一组全新的盖茨与四层操作。这是或许更符合未来的非易失性计算理论?

编程晶体管的状态呢?
最后,一个必须能够改变晶体管的状态。这意味着有效编程或擦除晶体管使用高或负电压脉冲。创建需要另一个两输入信号电压水平。

这些电压必须保持的正常逻辑,但仍在芯片上的电压。“当你介绍逻辑电压更高,这意味着你必须有更高的编程电压,“观察Shifren。“你可以有逻辑打扰的问题。”

重叠模型,这意味着六个可能的操作电压可供选择——4 + 2的变化状态。可能会有一种分裂门和编程电压在一个不同的信号,这将简化逻辑信号的额外的编程信号。但它必须仔细进行,以确保输入盖茨身体感觉改变了编程的micro-domains盖茨。

图7:一个完整的系统可能需要多达六层:两个每两种模式(四)+两种编程水平。来源:布来安梅奥/半导体工程

改变状态的时机也很重要,这可能限制这种重组的语义。如果重新配置非常缓慢,那么许多快速反应性的变化是不可能的。改变状态必须作为一个整体重新配置一些较慢的问题。

如果可以快速地完成状态改变,另一方面,在一般的顺序逻辑延迟(说,在今天的技术几纳秒),那么多种方式使用这个可能会增加。说,然而,究竟是什么事情可能有用的尚未建立。

看着这些细节后,问题仍然存在:这是易失性逻辑吗?有趣的是逻辑,也许。新事物是有可能的,但是他们必须强大到足以值得额外的电路来管理所有水平。不过,这使它非易失性逻辑的方式,人们认为这可能吗?

丢失在谈话是,在所有这些情况下,我们存储阈值,而不是实际的信号状态。需要更多的电路解释阈值作为一个国家,可以与电路的输出。否则,被存储的是一个配置,不一定是实际状况。

征服数码设计
今天的设计师使用抽象来创建大量的逻辑。没有人来思考什么是设计数字电路时的阈值。RTL和此后抽象这些细节。挑战在于,这些细节与FeFETs前面和中心。“我们正在寻找在FeFET空间基本架构,允许你保持抽象,”艾特肯说。

“你希望能够隐藏所有肮脏的东西,”他继续说。“在一个理想的设备,它将隐藏的逻辑操作层以下。你会说,‘哦,这是这个东西,这是一个与非门或逆变器什么的。和我想要的状态现在的逻辑。然后,当我的权力,我只是希望它呆在那儿。”,可能是要炸毁一大堆的RTL现在我们做的。”

第一个问题是我们是否真正处理NVL。如果我们是,我们需要建立一套统一的抽象,允许设计师来实现这些新电路迅速,高效,实用电路所需的量。

“理想情况下,我们想创建互补金属氧化物半导体如盖茨没有时钟和复位信号,说没有某种功能,存储/不存储,”艾特肯说。“实际上,我们可能无法这么做。”

感觉更像模拟还有事情
想到其他可能使用晶体管的一个可编程的阈值。虽然他们不都属于非易失性逻辑,讨论从逻辑常常在这里开始。

有一个普遍的问题,模拟功能是否能提高铁电晶体管作为组件。虽然这个问题都无法回答,有一些非常具体的事情你可以想象FeFET的做。“如果FeFETs工作,然后,他们将使一群模拟迄今为止,事情失败了,”艾特肯说。

一个可能使用过滤噪声信号。一个可以想象调整晶体管的阈值来阻止虚假信号的部分。这可能是一种个性化的电路在早期交易与一个特定的环境,或者它可能是一个动态的过程,调整噪声来了又去。

图8:阈值可以动态调整略占噪声输入信号。来源:布来安梅奥/半导体工程

实现,当然,是不清楚的。反馈路径有多长?谁做决定,适应需要多长时间?需要多少额外的晶体管的吗?

另一个使用可能是在叠加FeFETs逐渐增加阈值用于ADC生成类似温度计的代码。想必这些阈值的编程是一个电校准步骤,而不是一个持续的动态过程(尽管后者可能)。

图9:多个晶体管逐渐增加阈值理论上可以充当ADC。在晶体管的噪声容限电压可能会导致问题作为一个实际的考虑。来源:布来安梅奥/半导体工程

这里的想法是,一个电压提出了多个并行FeFETs。电压会低于阈值以上的别人的阈值。出现,会给一个数字的结果。

使用FeFETs神经形态计算无疑被视为一个有希望的想法。神经网络可以实现一个叫做integrate-and-fire电路。重复的事实,有限的编程峰值可能撞到门,逐渐改变阈值,使得这感觉整合输入。什么构成“解雇”仍不清楚。

保持“逻辑”在“非易失性逻辑”
FeFETs是迷人的考虑的可能性。但走得太远了,兔子洞,积累问题和并发症。很明显,许多我们今天认为理所当然的观念会需要一些反思。

似乎失踪是一种广泛接受的描述NVL意味着什么。在这种情况下计算会怎么样?例如,Shifren认为它会使我们远离冯·诺依曼计算模型。

“我们被困在冯·诺依曼和二进制逻辑45 +年,波动包括真空管和是(双极结型晶体管),”他说。“这不仅仅是需要刷新的开关。从上到下。然而,没有开关没有理由刷新。在某种形式的NVL FeFETs带来,但NVL是什么?低功耗NVL本质上更好吗?对高性能更好吗?没有人知道。”