放回DFT设计

测试一直都是一个成本和质量之间微妙的平衡,但有几个变化发生在行业可能会导致显著改变策略。

第一部分这两个系列的测试设计(DFT)看着变化在汽车等领域,内建自测正在成为一个授权设计过程的一部分。这将从根本上改变思考的方式测试。

在过去的设计师不需要担心考试,因为这不是功能规范的一部分,但一些业内人士认为这是一种新方法。“DFT是昂贵的地区,它是昂贵的测试时间和不良的物理,”Jeff Rearick说高级微设备公司高级研究员。“选择结构化DFT是什么?D是设计。这不是EDA。EDA想插入扫描链。”

通过测试功能规范的一部分,Rearick相信工程师将开始变得更有创造性和找到更具成本效益的方式来做。其他人相信,产量也将施压找到更好的测试解决方案,其中一些越来越将部署大数据技术。

物联网(物联网)
虽然汽车是造成人们看自测,物联网有近视的关注成本。“廉价的芯片在物联网领域仍然意味着你不想失败甚至在化工部分,”乔·Sawicki说Design-to-Silicon分部的副总裁和总经理导师图形。“大规模诊断与复杂的统计分析可以发现收益率失败让你抬高整体利润率。有些人每天都生产诊断在成千上万的cpu上运行带来变化,可以提高晶片生产的经济。”

Rob Knoth产品管理总监节奏同意:“这些芯片的利润率非常低,制造成本低,但设备的临界高。“Knoth列出了四个重要属性的物联网test-low成本非常高的体积,不能复杂的包,不能浪费。最后两个点一些必要的改变。

这不仅是关于物联网。“有很多汽车零部件用很少的别针,欲望是不增加额外的DFT的区域,”罗伯特·鲁伊斯说,高级营销主任Synopsys对此。“相反,他们宁愿使用功能模式,因此测试就是技术存在的问题为客户构建功能模式集。这意味着越来越多的故障仿真的兴趣。”

一个测试技术,可以降低这些设备的测试成本是多站点测试。“多站点测试是一个策略,你把晶片连接到测试针死本身,“Knoth解释道。“测试人员可以同时向多个芯片,因为你不需要尽可能多的别针。这使得一个32或64 x改进使用只有4或8测试针每死在大容量模式。这些针不需要连接到最终的方案。”

Knoths的最后一点也是越来越多的担忧,是为了安全起见。暴露测试针可以让黑客进入你的装置,其功能妥协。“我们必须测试设备,然而我们有交易,以确保你不能使用这些测试功能错误的原因,“Rearick说。

2.5 d集成
另一个制造技术是获得牵引力2.5 d集成,提出了一些新的测试的挑战。“最大的挑战是测试的顺序,“Knoth说。“你必须开始看问题分层次。pre-bond测试,你看看死亡本身使用晶圆探针。然后你有中期或债券测试,你想检查互连,最后测试通过套接字在你访问的事情,问整个系统的工作原理。”

与许多事情一样,魔鬼可以隐藏在细节。“在2.5 d项目的背景下,高质量的测试具有重要意义的重要性,“指出比尔•艾萨克森ASIC产品营销高级主管eSilicon。“这些都是相对昂贵的设备,一旦安装的组件插入器他们不能被改写。失踪一个缺陷的影响是一个重要的金融处罚,这就是为什么我们有健壮的晶圆测试要求这些项目。”

Post-bond测试也可能需要一些改变设计。史蒂夫说,“事情更为复杂的是访问插座,产品营销总监的导师。“当你进入包装你可能没有访问芯片引脚在包级别,所以你需要提供某种形式的访问和交付测试外部世界的机制。这意味着架构需要传输机制。我们还发现芯片资源变得更可取,因为访问约束。也有一些新的测试需求等在矽通过(TSV)测试”。

今天,大多数人都依靠现有的工具来帮助解决这些问题。“今天使用的方法是使用标准董事会层面的技术——尤其是边界扫描,“鲁伊斯说。“这是将死亡视为芯片在董事会和添加访问机制。今天不是标准的访问机制之外的东西基本死。这些都是在发展,这将有利于用户。”

Knoth表示同意。“这非常类似于板设计,但我们是插入大量的测试逻辑,试图自动化这个死自己。所以系统的复杂性上升。”

Knoth指向IEEE std 1500进步在这方面的一个例子,但他补充说,其他不受标准的问题。“将军异构本质问题是更加困难的。你可以从许多不同的来源,将原始死和理解测试是做什么是很重要的。有一连串的监护权问题和数据管理是很困难的。”

DFT工具的进步
EDA行业没有静止,当然可以。已经有一系列改善DFT工具套件。

“直到最近,你会做测试在平面设计上,把整个设计到一些数量的扫描链,“接线盒说。“现在,我们要分层解决方案在扫描链访问本地核心或块级别,这有助于在很多方面。分布的扫描链更好,电源管理功能改进,它使资源的重用。如果你有多个实例相同的块,你生成模式的其中之一。可以被广播到多个核,只有一个副本存储在测试人员。这是成为关键设计变大。”

Synopsys对此也有类似的方向。”复杂性上升,消费者越来越关注分层压缩,“鲁伊斯说。“过去一个典型的扫描输入插脚扫描链的比例在设计是关于1到50。就是今天接近1到100或更多。有两个其他正在探索的方法。首先,可以补充说,将限制额外的DFT硬件测试的活动。如果客户要测试多个部分在一个负载,一般4到8左右,有硬件技术来减少活动。然后是分层的方法,看到最近的兴趣。在这里,一个块或子系统是完全测试和设计的其他部分仍掉。这有助于控制整体芯片级的力量。”

和许多其他领域的设计一样,似乎一些工具合并或者至少有越来越依赖对方。”的一个领域是延迟建模越来越困难,“Knoth说。“统计延迟质量水平(SDQL)试图预测缺陷,但高延迟的报道并不一定与缺陷率低,所以你必须有更好的启发式和更好的过渡故障测试的有效性的分析。它需要做事情等缺陷的概率分布,然后你在做评估测试的质量。这STA和测试之间的界限模糊了。”

时间也有见过,因为增加的关注finFETs作为一种帮助坡道产量。“有使用聪明过渡测试感兴趣,一个速度测试如slack-based测试,“鲁伊斯说。“松信息驾驶测试生成工具生成一个测试,也许不是最长路径,但在一些长路径。采用finFET,我们看到客户添加更多的模式。这是由两件事情。一是最先进的节点,收益率仍在推进和他们想要捕获的所有缺陷,包括那些在边缘。他们需要更复杂的测试,可以捕捉的东西正在发生的事,即使是一小部分的皮秒或者其他一些微妙的缺陷。”

如前一篇文章中所述,必须进行测试权力意识到。否则,会出现严重的问题。“有必要减少活动,防止IR降的问题,“鲁伊斯解释说。“我们测试生成工具权力意识到可以通过拨号开关的预算,如15%或20%。25%似乎是大多数客户使用的默认。然后不超过许多活动的工具。它已被证明手臂这是一个很好的相关性,只考虑这个。”

虽然EDA行业看起来改善现有的结构化测试能力,反思的思想的基本性质的测试仍然是表面下冒泡。汽车、物联网和2.5 d可能所有添加压力新方法,但到目前为止,没有更好的选择。