模拟设计中的问题与解决方案

先进的芯片设计正在成为每个新节点上模拟和数字的一个很好的均衡器。模拟IP具有更多的数字电路，而数字设计更容易受到多年来一直困扰模拟设计的各种噪声和信号中断的影响。

这使得soc的设计、测试和封装变得更加复杂。模拟元器件导致大多数芯片生产测试失败，可能高达95%的现场故障。如果一个包中有多个芯片，任何一个组件的故障都可能导致该包中的所有芯片失效。

该公司负责高速SerDes IP的高级产品经理Manmeet Walia表示:“死对死IP中内置了如此多的冗余Synopsys对此．“即使在制造过程中出现故障，它们也有很多冗余和可测试性。但是在模对模的连接中，导线不会从封装上出来，所以你不能把东西连接到连接器上，然后通过一些电线把它带到测试设备上。电线再好，也不过是10毫米到20毫米的连接。今天的IP有大量的需要测试——从不同的循环到不同的包生成器，再到作用域功能。”

冗余有助于克服这个问题，但也增加了利润。瓦利亚说:“每个接收器都有一个发射器，每个发射器都有一个接收器，一个虚拟发射器，一个虚拟接收器，这样所有东西都有一个完整的循环。”“我们做了很多工作来改进KGD(已知的好模具)测试，这是非常重要的，因为一旦你建立了你的罗马数字两者加在一起，成本可能非常高。一个基于介体的MCM可能仅仅因为包装成本就超过100美元。如果你发现你用来制造MCM的模具坏了，那么你的每件好模具成本就会上升。我们的想法是对这些模具进行大量的测试，并确保在将它们放入包装之前模具是好的。”

图1:多芯片模块中的聚合功能。来源:Synopsys对此

然而，说起来容易做起来难。虽然数字设计师已经自动化测试30年了，但在模拟测试中却不是这样。

“在模拟设计中，我们从来没有等效的故障模拟，所以我们甚至没有必要的第一步，”Art Schaldenbrand说，该公司晶体管级模拟高级产品经理节奏．“在数字设计中，我们通常会讨论上市时间。模拟人员担心将样品送到客户手中的时间，这样他们就可以开始构建产品并对其进行评估。他们想要融入设计，而这很大程度上与如何更快地描述事物有关。为了实现这一目标，许多设计和测试交互必须比现在更加自动化。”

IEEE的两个工作组目前正专注于这些问题。一组正在研究缺陷建模以进行故障模拟，而另一组正在研究用于模拟的等效JTAG。

今天，模拟测试总线通常包含在设计中，但它们通常是隐藏的，因为测试只有输入节点和输出节点，因此很难生成正确的刺激并获得正确的输出。有了数字技术，就有了自动的方法来构建测试。模拟更需要手动操作。它需要访问中间点，并将信号输出到单个测试点，这基本上是一个引脚多路复用器。这允许工程师选择不同的节点并查看内部发生了什么，这有助于调试和潜在的生产测试，因为它提供了对内部节点的访问。

问题是这在自动化流程中是不完全可能的。“我们现在有缺陷模拟工作，”Schaldenbrand说。“它正在生产中，但它仍处于第一阶段，人们看着它说，例如，‘我想看看我的测试覆盖率是多少。他说，如果你在芯片的顶层做这件事，这是一个非常需要模拟的问题，而且很难做到。理想情况下，我们希望到达那里，因为现在我们没有一个热图:‘我运行了我的测试，我有90%的缺陷覆盖率，而这个块只有10%的覆盖率，所以我需要在那里添加测试接口。我们现在没有任何自动化工具来做这件事。向前发展，我们必须努力的圣杯之一是获得深入了解顶层测试在块级别上的覆盖情况的能力。然后你就可以用最好的方法进行自动化测试，但我们还没有做到这一点。”

模拟领域缺乏自动化的部分原因是思维方式。

“生成模拟故障模型并不容易，”他说。“在数字领域，有两种状态。要么高状态不好，要么低状态不好。但对于模拟，我可能有一个运算放大器，有增益，带宽和转换速率。我的ADC会有其他类型的故障。所以这个行业在过去十年中提出的方法是对缺陷建模。传统上，对于模拟，我们看功能验证。电路工作正常吗?参数验证:参数是否正确?我们现在要做的是，‘通过我的测试程序，我可以测试以确保我的模具结构是正确的吗? Was it manufactured without defects?’ That becomes a problem because you have to figure out where the defects are going to occur in the design. Then you have to test all those. For a design that has 3,000 or 5,000 transistors, for example, and there is a gate drain junction, a gate source junction, there are five or six places to check for each one of those transistors. And that’s for just a simple block. I’m not talking about the 30,000 to 40,000 simulations that have to be run for each test to measure the test vector is false. This a prohibitive simulation problem makes it a very big challenge.”

必要的步骤
正确把握这一点对设计至关重要。在签署模拟设计之前，Zhimin Li，解决方案架构师Mentor是西门子旗下的企业推荐以下5个技巧，以避免硅的再旋转、延迟上市和利润减少:

1. 在预布局模拟中考虑布局依赖效应(LDE)。
2. 在开发计划中包括可靠性分析和方法论。
3. 利用混合信号验证来提高吞吐量和覆盖率。
4. 避免从不充分的蒙特卡罗运行中推断数据，而是使用机器学习的高级变化感知方法。
5. 使用最优的方法来处理从架构到最终验证阶段的确定性和随机噪声。

“首先，我们必须在设计早期考虑布局的关键影响，并考虑非理想效应，例如接近效应(WPE)，扩散长度(LOD)，氧化物到氧化物间距效应(OSE)和多间距效应(PSE)，以及估计的路由RC。在不考虑布局相关影响的情况下进行布局前的模拟，可能会使你远离布局后的模拟结果，导致多次设计迭代，推迟上市时间。”

其次，可靠性对于安全关键型和长生命周期集成电路非常重要。他指出，对于那些处理大信号或电源上升/下降序列的块体，可以进行老化和/或自热模拟，以分析块体在特定压力条件下的可靠性工作时间。

第三，对于当今复杂的混合信号soc，必须确保没有由于模拟和数字域之间的相互作用而导致的功能错误。李说，这需要一种易于使用的混合信号验证方法，适用于顶层和子系统验证。

第四，必须考虑设计中的可变性，这些可变性取决于常见的变化，如工艺、电压和温度，以及局部不匹配。“常用的方法是运行蒙特卡罗模拟次数不足，并通过高斯分布假设来推断目标产量的数据，这往往会导致错误的结果，特别是对于高sigma目标(sigma>=4)。机器学习在变化感知设计软件中使用的技术可以极大地促进这一过程，”他指出。

第五，模拟设计中最重要的一个方面是考虑噪声。“各种噪声源，如设备噪声、串扰、电感和电容耦合、基板噪声、PCB封装效应和电磁干扰(EMI)应该被考虑和预算，”李说。

更好的覆盖，更快的签收
布局依赖效应(lde)，如阱接近效应(WPE)、扩散长度(LOD)、氧化物间距效应(OSE)和聚间距效应(PSE)，在先进设计中发挥着越来越重要的作用。如果在设计的早期阶段不考虑这些因素，布局后的模拟结果可能与布局前的结果有很大的偏差。这反过来又增加了设计过程的时间和费用。

“在原理图中，设计师可以为每个设备包括lde效果，”李说。“然而，lde的建模值在很大程度上取决于最终的布局。因此，对于设计人员来说，从一开始就开始考虑如何布局电路，以便在预布局模拟中准确捕捉lde是至关重要的。估计路由RC寄生也可以添加到原理图中，以捕捉它们的影响，而不是等待最终的RC从完成的布局中提取，因为修复相关的设计问题可能为时已晚。”

这在安全关键型集成电路中尤其重要，例如汽车和医疗设备中的集成电路，以及在恶劣环境中使用的集成电路。

老化和自热模拟是量化芯片在特定压力条件下(包括高压和高温)能可靠工作多长时间的分析，考虑到器件退化主要是由于热载流子注入(HCI)和负/正偏置温度不稳定(NBTI/ PBTI)。老化和自热模型通常由铸造厂或EDA供应商提供。并不是每个子块都需要可靠性模拟，但那些处理大信号和功率上升/下降序列的子块，如混频器、adc、vco和功率放大器，更有可能遭受设备退化的影响。因此，检查它们的可靠性很重要。”

混合信号soc的验证尤其具有挑战性。随着复杂性的增长，设计人员和/或验证工程师不能依赖于分治方法，即分别验证数字和模拟块，然后将它们拼接在一起进行全芯片验证。

他说:“由于许多设计失败发生在模拟和数字模块之间的接口上，因此必须在顶层以及子系统进行混合信号模拟，以确保没有由于模拟和数字域之间的交互而导致的功能错误。”“即使是微不足道的错误也可能导致代价高昂的硅重新旋转。例如，来自数字控制的编程位的错误总线顺序可能导致模拟子系统的功能故障。虽然混合信号功能验证对于模拟模块很重要，但模拟设计人员通常关心子系统验证的准确性，如时间交错adc、锁相环和射频收发器，其中通常使用数字校准。在这种情况下，混合信号工具和验证流程应该同时提供性能和准确性。”

虽然数字验证技术多年来发展迅速，但混合信号验证仍在追赶。为了应对这些挑战，混合信号仿真解决方案应该快速、准确、易于设置、易于调试，并无缝集成到现有的模拟和数字验证流程中。有趣的是，混合信号SoC上的模拟组件使用与数字组件相同的技术，这意味着MOS角是基于数字延迟、功率和1/0强度提取的，这对于模拟验证来说不是最佳的。

不同的设计公司、团队甚至个人设计师可能会采用不同的方法来检查由于PVT角和局部不匹配造成的变化。常见问题包括:

• 可能有成百上千个PVT弯角，要找出最糟糕的一个是非常昂贵的。
• 仅仅依赖数字弯角和仅在典型或FF/SS弯角运行蒙特卡罗可能会导致模拟函数的过度设计或设计不足。
• 由于上市时间压力、有限的计算资源和对统计数据的有限理解(设计师可能错误地假设输出量为完美的高斯分布)，设计师可能只运行数十或最多数百次蒙特卡罗迭代，并应用“平均值+/- 3*Std”方程来推断3-sigma甚至6-sigma产量。这些数字可能会有很大偏差，导致设计过度或设计不足，或产量较低。

“在大多数情况下，使用蛮力方法来实现全覆盖是极不可能的，”李说。例如，对于3-sigma yield目标，它需要运行740次来捕捉单个故障，而对于6-sigma目标则需要运行10亿次。因此，采用一些智能的变化感知验证解决方案是至关重要的，它能够大大减少运行次数，并提供可验证的结果，无论是角落扫描还是蒙特卡罗迭代。”

噪音问题
最后,噪音在每个新节点上，数字和所有完全模拟实现的公差都在收紧。噪声是大多数模拟和混合信号设计中最关键的规范之一，从架构到最终验证，在整个设计流程中都必须仔细考虑噪声。

“设备噪声通常是模拟块的主要噪声源，”Li说。为了量化其影响，可以使用不同的噪声分析，如小信号噪声分析、周期噪声分析或瞬态噪声分析，这取决于电路是连续时间还是离散时间、周期还是非周期。设计师需要了解每种分析的利弊，以选择合适的分析。同样重要的是要记住性能和准确性之间的权衡，以便在不同的设计阶段可以明智地使用分析来实现模拟目标。对于混合信号SoC，我们必须考虑芯片和块级的布局平面图，以最大限度地减少噪声的影响，包括但不限于电感和电容耦合、基板噪声和PCB封装效应。”

信号完整性会受到各种因素的影响，从串扰到封装和pcb中的电源和地噪声。多年来一直被数字设计人员忽视的EMI，现在可以影响10nm以下的模拟和数字性能，并且它会通过空气或封装中的导电层传播。

“一个很好的例子是，如果芯片上的多个LC-tank VCO以接近的频率振荡，拉伸可以导致一个VCO以与另一个相同的频率振荡，从而可以降低相位噪声，”Li说。“更糟糕的是，功能可能会恶化。另一个例子是，当敏感接收机和电源管理单元(PMU)在同一个芯片上时，来自PMU(侵犯者)的EMI可以降低接收机(受害者)的噪声数字。即使模拟/射频和数字功能在不同的芯片上，但共享同一个封装，EMI问题也会存在。”

结论
为了避免测试失败和现场失败，Schaldenbrand说，重要的是不要跳过任何步骤，遵循最佳实践，并尽可能多地利用工具。“你不需要在弯道分析或蒙特卡洛上花很多时间，”他说。“这些都是你可以快速设置并运行的东西。同样，对于验证，有一些新的工具可以自动验证。你只需要告诉工具你想让它做什么。你把它寄出去，然后看看覆盖率的结果。在这种情况下，它更像数字验证，所以他们有其他的限制，比如拿出一个好的芯片，但也要迅速拿出。这是一个巨大的挑战。”