为什么设备建模专家GSS抓住了行业的耳朵?让我们联系一些点
在SOI FinFETs更好吗?在一系列的论文,知名博客和随后的媒体报道,黄金标准模拟(又名GSS)已经表明,是的,在SOI FinFETs的确应该更好。
我们不要深入参与研究的世界中,这似乎不知从何而来。但是这里有很多的历史,在这个博客,我们会看看这都是什么,并连接几个点。
苏格兰的GSS是最近的一个副产品格拉斯哥大学——但没有什么关于这些人的新研究社区。GSS-U核心。格拉斯哥团队已经呈现重要的文件在设备建模IEDM(这是我们最负盛名的一个行业会议)和其他地方很多年了。
在陈述显而易见的风险,准确模拟是非常重要的。技术人员需要能够预测结果之前他们可以期待从不同的可能的晶体管设计选项选择最有前途的。然后他们还需要提供可靠的模型设计师将使用他们之前芯片的硅。最大的挑战之一是预测变化,正如我们所知道的恶化是晶体管规模更小的尺寸。
在去年12月11日,GSS-U IEDM”。格拉斯哥提出在纳米级FinFETs统计变异性和可靠性。覆盖”综合全面的三维模拟研究统计变异性和可靠性在新兴、缩放FinFETs SOI衬底上gate-lengths 20 nm, 14日和10 nm和低通道掺杂…”。本质上他们得出的结论是,扩展FinFETs SOI应该没有问题,事实上10 nm FinFET的统计变异性SOI将与该行业的目前在45 nm制程批量CMOS看到。
这篇论文是基于GSS-U工作。格拉斯哥团队所做的两个主要欧洲项目:欧盟ENIAC现代项目,和欧盟FP7。之下有轨电车项目。也许值得更多关注这些项目是什么,谁是参与进来:
几个月后,当Chipworks发表的照片(大部分硅)英特尔22纳米FinFETs,人在GSS开始一系列的博客吸引等重大科技酒吧的注意EE倍,电子周刊和经济日报。作为参考,基本上这是博客和他们的结论:
具体地说,7月27日th博客表示,如果FinFETs矩形形状,驱动电流会好12 - 15%。会更容易在SOI晶片吗?Soitec认为他们的“fin-first”SOI-based FinFET制造方法将节省时间和金钱而获得更好的结果(看到Soitec的吗晶片路线图完全枯竭的平面和三维/ FinFET在半导体制造和设计)。
GSS博客也提醒读者,公司的创始人和CEO,阿森Asenov(一个非常显要人物是谁发表了超过550篇论文),暗示“…SOI FinFETs近乎理想的矩形未来FinFET缩放”可能是一个更好的解决方案。GSS已经前面提到的“FinFETs建立在一个SOI衬底的简单处理,可以显著的优势更好的过程控制和减少统计变化”。
翅片形状,GSS说,由于层绝缘,SOI将另外5%提升FinFET驱动电流。但也许更重要的是,这一层的绝缘SOI-based FinFETs将平均2.5倍少泄漏——这将转化为一倍的手机似乎电池。
IBM已经与GSS现在进入一个协议等一个项目叫做StatDES,统计模拟系统的设计和验证,看看上个月的IBM博客由IBM萨尼约瑟夫博士研究科学家,题为”鳍晶体管变化处理器能力和性能”。
约瑟夫博士写道,“IBM、格拉斯哥和苏格兰大学资助委员会合作项目模拟3 d微处理器晶体管仅14纳米尺度(引起感冒的病毒是超过两倍32纳米)。使用绝缘体(SOI)衬底,FinFET(鳍场效应晶体管)项目StatDES,承诺提高微处理器性能和节能。”
指导集团还包括来自圣、飞思卡尔、沃尔夫森和节奏,所以人会猜我们会听到更多来自这个项目——和其他人喜欢它,可以肯定的是,在未来,你不觉得吗?
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