可靠性问题可能发生在DRAM,即使没有明显的结构异常底层设备。
泄漏电流是一个设备失败的主要原因DRAM设计从20纳米技术节点。泄漏电流在DRAM设计问题可能导致可靠性问题,即使没有明显的结构异常底层设备。泄漏电流在DRAM设备设计已成为一个重要的组成部分。
图1(一)DRAM内存细胞,在细胞(b) GIDL晶体管,(c)介质泄漏基线轮廓和SNC之间,(d)在DRAM电容器介质泄漏
DRAM内存细胞(图1 (a))必须不断刷新,因为他们失去动力时存储的数据[1]。保留时间,或一个细胞可以存储数据的时间数据丢失之前,DRAM的关键特征,可以通过泄漏电流是有限的。
有两个重要的DRAM中漏组件会影响数据保留时间。第一单元晶体管漏漏组件。在DRAM单元晶体管漏主要归因于“门感应流失泄漏”(GIDL)(图1 (b)),这是一个类型的渗漏引起的高电场效应在排水管连接。创建一个非门偏见耗尽区(N +排水地区)在门下面。这个势垒区依次创建一个增强在该地区的电场,并能带弯曲引起的这一领域导致结构隧道(BTBT) [2]。电子和少数载流子迁移在大门可以进排水隧道,创建不必要的漏电流。
第二DRAM漏组件之间的介质泄漏点线接触(基线轮廓)和存储节点接触(SNC)(图1 (c))。介质泄漏通常发生在电容器内部,电子在金属和介质流动区域(图1 (d))。介质泄漏是由电子隧穿引起的从一个电极转移到另一个电极通过介电层。这个问题最近在基线轮廓和SNC变得更加严重,因为基线轮廓之间的距离和SNC萎缩是由于技术节点扩展。介质泄漏的位线和存储节点接触也可以影响制造过程变化的结构元素。
SEMulator3D、虚拟制造平台,可以用来建立一个三维设备模型的DRAM使用设计和流程流数据。“虚拟”制造的设备后,泄漏路径可以可视化在任何方向在SEMulator3D查看器,和总泄漏值也可以计算并出口。此功能非常有用在理解过程变化对DRAM泄漏电流的影响。一个漂移扩散/解算器在第四SEMulator3D提供分析包括GIDL和结泄漏计算,使集成设计技术共同改进。用户可以看到泄漏值更改结构,掺杂浓度和偏差变化的设计。
图2 (a) IV V曲线变化G负路经VD第四变异,(b)由栅氧化层厚度变化曲线变化(+ / - 1海里)
例如,图2强调增加GIDL栅氧化层厚度是不同的。薄栅氧化层导致更高的潜在的栅极和漏极之间的模拟设备。
图3 (a)和(b)基线轮廓之间的泄漏和SNC w /我们基线轮廓残渣,(c)泄漏电流变化电压扫描
图3说明了介质泄漏路径和总电流区别SEMulator3D位线和存储节点接触,强调在腐蚀过程中基线轮廓制造变异的影响。结构的总泄漏电流与基线轮廓残渣(由于过程变异)高于结构没有基线轮廓残渣,如图3中所示(c)。
图4 (a) DRAM电容器Z-cut形象和介质泄漏通道,(b)电容器x切割图像和介质泄漏通道,(c)总泄漏电流变化应用偏差变化
图4显示的一个例子在DRAM电容器介质泄漏。图4 (a)和4 (b)显示一个Z平面和X平面剖面图的DRAM和投影介质泄漏路径容易SEMulator3D设备模型可视化。图4 (c)显示了泄漏电流变化(BTM)电极,底层的函数应用的偏见。
图5(一个)掺杂浓度的DRAM单元,显示的类型(和预期位置)电容WL2和其他节点当一个交流信号应用于WL2, (b) WL2之间计算电容值和其他节点设备
影响产品性能的另一个重要因素,是整个设备的寄生电容。交流分析应该在DRAM进行开发,因为bitline耦合会导致tWR(写恢复时间)降解并创建其他错误的行为。电容的措施必须考虑整个设备,因为掺杂聚硅不仅在使用晶体管门还在bitline接触和存储节点联系人,创建多个寄生电容的潜在来源(见图5 (a))。SEMulator3D内置的交流能力提供寄生电容测量值在一个复杂的模拟的三维结构。例如,SEMulator3D可以用来获得WL2之间的电容电压的函数(字线)和所有其他的节点设计DRAM结构,通过模拟的应用小交流信号WL2(见图5 (b))。
总之,有多个来源的泄漏电流和寄生电容会导致DRAM失败。这些失效模式需要仔细评估DRAM的开发和应包括的影响过程中泄漏电流和寄生电容变化。DRAM下一代可以简化查询“几乎”构建3 d设备使用预期的流程和过程的可变性,随后分析寄生晶体管在不同工艺条件的影响。SEMulator3D,综合3 d流程模型,R / C分析和设备分析,可以快速验证提出DRAM器件结构是否容易泄漏电流或寄生电容故障在不同过程的假设。
参考
[1]m·t·波尔电子应用纳米技术的目标和挑战,“IEEE反式。纳米技术,1,1,56 - 62 (2002)
[2]j·h·陈,s . c . Wong黄懿慧王”分析三个终端结构隧穿模型在MOSFET GIDL,“IEEE反式。在电子设备上,48岁,1400 - 1405 (2001)
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