EUV更严格的要求要求在第一个外延硅生长步骤之前进行彻底的晶圆检查。
随着逻辑和存储半导体器件接近摩尔定律的极限，对层传输精度的要求越来越严格。一家领先的硅片制造商估计，50%的逻辑外延晶圆供应将在等于或小于7nm的节点上。与本世纪初相比，这一数字增长了约30%。
为了满足极紫外(EUV)光刻的需求，这些前沿外延沉积衬底比以前的衬底有更严格的规格。考虑3-5nm逻辑节点:图像放置要求可以低至3nm[1]。
考虑到EUV光刻的更严格要求，晶圆制造商正在寻找新的解决方案，例如解决图像传输不准确的主要原因:宏观缺陷。
即使在超清洁的10级环境中，也会在晶圆上发现宏观缺陷，如宏观颗粒、抛光相关的划痕和多面凹坑，有时会在晶圆上产生，导致下一层工艺错位。这在单晶晶圆锭生长和晶圆制造的工艺步骤中尤其如此，这些步骤包括锯锭以生产晶圆、研磨、蚀刻、抛光和清洁。在这些步骤中，产生缺陷的可能性增加了，每一个缺陷都可能导致致命缺陷，从而导致产量损失。在晶圆表面凹坑的情况下，有证据表明它们直接与坏的存储单元和位于凹坑的存储设备的完全破坏有关。
至于宏观粒子，它们在晶圆背面的存在可能会导致静电夹紧问题，从而导致局部热点。鉴于正面工艺(如蚀刻或沉积)对表面温度极其敏感，这些热点可能导致局部工艺不均匀性。
此外，宏观颗粒可以积累在晶圆背后的卡盘或相互作用的机器人末端执行器在晶圆移动。这些宏观颗粒也可能落在晶圆的正面，导致进一步的致命缺陷，并导致良率损失。
至于晶圆边缘与抛光相关的划痕、切屑和凹坑，每一个都可能导致原始晶体结构上的高应力点(图1)。在晶圆经历的热过程中，划痕、切屑或凹坑可能成为显着应力积聚的成核点。如果这些应力足够大，它们可以破坏晶圆，导致晶圆的全部损失和严重污染的工艺室。
图1:晶圆边缘的芯片;这可能成为后续流程步骤的高压力点。
晶圆背面雾霾通常被视为有害的测量，但有时可以揭示晶圆加工过程中的问题。高背面雾霾可以在热过程后显示针痕或电纳痕，这可能导致局部热不均匀，因此准确测量并解释这种雾霾非常重要。
所有这些都是为什么在晶圆制造完成后，在外延硅生长第一步之前，对裸露的晶圆进行彻底检查，以检查所有表面的宏观颗粒、凹坑、划痕和芯片变得越来越重要的原因。一旦这些缺陷被识别和列举出来，就可以实施主动算法来立即拒绝高风险晶圆。同样地，准确地识别和分类所有宏粒子和缺陷可以防止不必要的错误拒收，这是另一个可以增加成本的因素。
除了这些裸晶圆的挑战之外，晶圆制造商预计，在可预见的未来，300mm抛光和外延晶圆的供应将受到限制。为了避免废弃供应短缺的资源或对这些晶圆进行额外耗时的返工，准确预测晶圆质量变得比以前更加重要。
幸运的是，新的具有成本效益的检测技术可以解决这些挑战。通过使用这些工具，晶圆制造商可以提高整体晶圆质量，降低成本，提高生产率。采用明场和暗场方法，基于激光或白光的光学散射测量可用于检测裸露的抛光晶圆和外延层。当与自动缺陷分类(ADC)软件中的复杂算法相结合时，这种集成技术创新可能成为晶圆制造商不可或缺的工具。
与晶圆制造商一样，集成器件制造商(idm)也可以从裸晶圆检测中受益。由于将晶圆从晶圆厂运送到IDM晶圆厂可能会导致宏观粒子的产生，IDM可能会选择使用这套技术部署第二轮晶圆检测。
同样的，这些工具可应用于制造复合半导体。在这个市场中，这些技术可用于检查碳化硅(SiC)或氮化镓(GaN)的表面宏观颗粒缺陷，考虑到研究表明缺陷分析可以直接与SiC器件晶圆[2]上的晶圆良率相关，这是一种潜在的提高良率的举措。
考虑到所有这些因素，对于晶圆制造商来说，宏观缺陷的边缘、背面和缺口检测显然是一项重要的投资，一方面防止过度损失，另一方面保证晶圆出厂质量。这种独特的缺陷分析类型对于idm来说非常重要，可以确保只有最好的入路晶圆用于逻辑、内存和电源等需要最严格的光刻要求的应用。
L.彼得斯"覆盖如何与EUV图案保持同步，《半导体工程》，2022年8月9日
[2] H. Das，等。“碳化硅外延层缺陷对良率和可靠性的影响”，垫科学。论坛，第963卷，第284-287页。
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