AI-specific处理器呼吁针对技术,提高上市时间。
半导体公司正竞相开发AI-specific芯片,以满足快速增长的计算要求,人工智能(AI)系统。人工智能芯片的公司像Graphcore基于小说和神话是asic,大规模并行体系结构,为人工智能工作负载数据处理功能最大化。其他人,像英特尔、英伟达,AMD,优化现有架构GPU, CPU和FPGA跟上AI系统的性能需求。所有的人工智能芯片设计非常大(数十亿盖茨),有大量的复制处理核心和使用分布式记忆。
无论芯片架构,在这个快速增长的市场成功取决于尽快得到芯片工作在客户的手中。的每一部分设计flow-including一切所需的集成电路测试和硅bring-up-needs朝着更快的上市时间。
有哪些主要特点的适当时机(DFT)战略AI芯片吗?这三个是顶部:
让我们来一个简短的调查这三个DFT策略人工智能芯片。
利用人工智能芯片的规律性
传统DFT方法是基于DFT插入逻辑芯片级和执行生成时间。这样做是不可能的对于大型设计,比如Graphcore巨人的芯片,它包含许多核心。层次DFT和模式生成方法与人工智能芯片架构完全对齐,它包含许多重复相同的处理内核。
图1所示。节省时间在DFT通过执行所有的工作在一个核心,然后复制完成,签订的顶级DFT的核心。
分层DFT允许设计师来做所有的DFT工作只有一次为核心,然后复制完成,完成芯片级DFT实现签订的核心。这种方法需要tapeout DFT的关键路径,避免影响项目进度。
这个层次DFT还允许核心级诊断。核心级诊断,如DFT,速度比在芯片级诊断和故障分析。分层DFT已经在使用在许多领先的半导体公司,可以生成速度的10倍,大大加速启动、调试和人工智能芯片的特性。
规划DFT为人工智能芯片工作时,您可能想要使用这些设计的其他技术来共享资源和利用人工智能芯片架构进一步指出:
在RTL-level DFT插入和验证
第二个关键特性的DFT人工智能芯片解决方案是插入在RTL和DFT验证逻辑,而不是在门电路级(合成期间或之后)。如果你插入IJTAG存储器BIST,边界扫描,美国东部时间,逻辑阿拉伯学者,在RTL和芯片上的时钟控制器逻辑、仿真和调试运行时就会快得多。RTL编译运行时大约是4倍的速度比门电路级编译和调试运行时快约20倍。
RTL-level插入也意味着如果DFT逻辑变化在设计阶段,您不需要反复进行合成。如果插入DFT门电路级,你得通过后再合成每一个变化。大的人工智能芯片设计,重复仿真,调试和合成后对DFT的每一次更改都逻辑可以毁了设计进度。
如何检查和调整没有进行合成和模式生成测试覆盖率?通常,设计师必须迭代定义DFT之间配置和生成测试模式(通过生成)检查测试覆盖率。您可以跳过这些大、耗时的迭代执行可测试性检查和让大多数修复在RTL级。
RTL-level DFT逻辑插入另一个重要的好处是,它允许设计团队做早期的I / O和布图规划的芯片,进一步缩短了设计开发周期。
提高硅启动流程
第三个关键特性的测试方法为人工智能芯片涉及硅启动修复。设计和制造后,硅进行测试和分析,这个流改进的时机已经成熟。它涉及多个迭代之间的不同群体分散在世界各地,使用不同的工具和格式,拥有不同的知识。模式调试、表征、测试优化和测试调度涉及的合作两个独特的部落:DFT域和测试/吃了域。
图2:迭代之间的DFT域和域是吃容易出错,增加知识产权评估和硅启动所需的时间。
解决办法是:DFT之间建立直接连接,吃域DFT工程师可以执行silicon-bring自己和测试工程师可以运行诊断没有DFT工程师的帮助。连接DFT和吃域降低硅启动时间从周的天。
有一些方法来消除DFT之间的分裂和吃:
爆炸在人工智能芯片中,有超过50个初创公司和25建立新兴的半导体公司竞相捕捉部分人工智能领域,提供了一个机会重新思考和重新设计DFT流使用更适合的工具和方法的需要人工智能芯片。DFT人工智能解决方案的主要特点包括:
当然,传统DFT和测试方法应用到人工智能芯片不是一个选择。在人工智能领域有成功的机会,投资于DFT没有降低测试质量的解决方案,减少投放市场的时间。
的更多信息,请下载我们的白皮书人工智能芯片的DFT技术激进的上市时间。
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