早期和精细虚拟宾赛

并不是所有的芯片都是平等的，这被半导体制造商视为是福也是祸。一方面，芯片可以筛选某些属性，一些芯片可以卖到比其他芯片更高的价格。另一方面，生产工艺的变化导致硅的性能有很大的差异，给芯片制造商留下了广泛的和有些不可预测的材料分布。

有些芯片可能比其他芯片性能更好，而另一些芯片消耗的电流比同类芯片更少。有时，某些芯片产生的内部噪声比大多数芯片要小，而其他芯片可能运行速度更快。半导体供应商利用这种情况，筛选芯片，以便他们能够以不同的产品规格向不同的市场销售相同的设计。

性能装箱

制造商测试芯片的属性，以匹配各种终端市场的特定需求，并将它们分类垃圾箱，通常基于功率和频率。Binning根据不同的价格和性能点调整芯片数量，旨在充分利用所生产的所有材料，特别是因为设计坚持了“最坏情况下的计划”方法。

装箱可能会增加操作的复杂性，因为增加了需要管理的sku，但这总是值得的。如果不是，那么该规范将被简单地写入极端元素，并且每个部分都将满足该规范。

在潜在的财务收益(或风险)很大的高性能芯片中尤其需要它。Binning不仅可以让制造商最大限度地提高芯片性能，服务于多个市场，还可以帮助“放松”保护带，减少面积和功率。根据料仓需求进行设计可以让芯片制造商改善模具尺寸、功率和参数产量。

有些芯片类型是按速度分类的。有些是根据其他标准分类的，如工作温度和电压、输出驱动电流、泄漏等。例如，微处理器(mpu)根据高或低时钟频率进行分箱。这种测试通常是在芯片封装后，在最终测试中由复杂的测试设备进行的。

掷骰子的不言而喻的代价

许多测试要么在晶圆排序时太难执行，要么在此阶段执行它们的成本令人望而却步。速度测试就是其中之一。

芯片制造商如果能够测试晶圆分拣的速度，就有可能降低成本，这样他们就不必在知道自己的速度有多快之前包装所有的部件。随着创新但昂贵的异质包装技术的迅速采用，这一点尤其重要。报废或搁置一个组装好的2.5D包，因为它不符合要求的规格，这是每个制造商都非常害怕的事情。

但目前最著名的方法不支持晶圆分拣的速度测试。标准的晶圆探针卡具有非常长的信号引线，不能支持非常高的电流要求，因此在早期阶段的速度测试需要非常昂贵的定制探针卡。

对于某些芯片，分箱需要非常精确，而这种精度通常意味着必须使用更复杂、分辨率更高的测试仪来执行测试，从而提高了测试成本。

如果有一种方法可以准确地知道芯片的运行速度会怎样呢之前不得不进行速度测试?如果这些测试的替代方案可以在晶圆分选中执行会怎样?

甚至，如果所有的装箱，无论多么精确，都可以在晶圆排序中完成呢?

使用深度数据分析的虚拟分箱

事实上，它可以。由于新的数据源在生产的早期阶段提供了可见性，现在可以实现早期和精细的装箱。

proteanTecs使制造商能够基于深度数据以一种简单而廉价的方式虚拟存储芯片。通过使用称为“代理”的微型片上测试电路和复杂的人工智能软件的组合，芯片制造商可以找到任何芯片的内部行为与标准表征过程中测量的参数之间的关系。这些关系可以用来测量类似芯片在晶圆排序时的内部特性，从而精确预测芯片在最终测试期间的表现，甚至在晶圆被切割之前。

这比通常在晶圆排序中执行的简单的通过/失败测试要多得多。相反，通过proteanTecs的分析平台例如，Proteus，芯片现在可以被分类为精确的操作类别，即使在早期阶段也可以实现非常好的装箱。

下图显示了Proteus分析平台中的分箱仪表板:

下图概述了多个地段VDDmin bin阈值的可见性:

蓝点表示具有满足所需产品规格的VDDmin级别的芯片，并将被放入目标bin中。橙色点表示需要更高VDD级别的芯片，并将被放入高功率的容器中。这些容器是基于晶圆排序过程中得到的预测VDDmin估计，而不是现有的最知名的容器方法，其中昂贵的测试只在最终测试中运行以确定VDDmin。

通过这种方式，芯片制造商几乎可以准确地知道晶圆封装部件在单个芯片封装之前是如何被丢弃的。他们可以选择哪些晶圆要划线、单点、包装，哪些晶圆要留到以后使用。他们甚至可以一个接一个地决定，哪些晶圆芯片要打包，哪些可以丢弃或保存在模具库中以备以后使用。

左移位装箱

在proteanTecs，我们有时将这种早期装箱称为“左移装箱”，因为整个装箱过程在制造过程中更早地完成，以提供更简单的库存控制，并减少浪费的包装工作，以提高销售成本(COGS)。想想当一个2.5D封装的价格接近1000美元时，可以避免的风险。

为了了解这可能如何使用，让我们考虑一个使用Proteus的制造商，并发现某种晶圆只会产生较慢的部件。如果相同部件的更快版本有更强大的市场，他们可以把晶圆放在一边。承诺提供更高比例快速部件的晶圆可以优先进行封装和测试。

早期和精细装箱可以索引单个晶圆上的单个芯片到非常窄的操作范围。这可以用于使用多芯片模块(MCM)或2.5D封装技术的最新mpu，以紧密连接速度筛选处理器和内存，以获得速度优势。这些产品中使用的芯片的工作参数必须在包装之前仔细匹配。使用当今最著名的方法(称为“KGD”，即已知良好的模具)，这涉及到昂贵的晶圆排序速度测试。在Proteus平台上，这种速度匹配可以在不进行实际速度测试的情况下进行，因为代理可以在不进行实际速度测试的情况下指示哪些芯片将以何种速度运行。

可靠性装箱

左移装箱在可靠性筛选中也起着重要作用。为了确保交付给客户的成品的质量水平，进行例行测试以排除缺陷。即使在执行了大量测试之后，在某些应用程序和环境条件下或运行一段时间后，一些部署的部件最终仍将失败。这些被认为是潜在的“可靠性缺陷”，即在生产阶段不明显。

加速寿命测试，如老化，是为了模拟IC在极端电压和温度条件下的工作。芯片制造商使用这些技术人为地“老化”集成电路，并在产品部署到最终任务之前筛选出可靠性缺陷。与性能装箱一样，这些测试是在包装材料上执行的，这增加了整体生产风险。在测试过程中，还确定了产品的预期寿命，以便制造商根据可靠性分级进行分类。

Proteus提供了一种在早期阶段将模具分类为具有不同可靠性的容器的方法，能够预测不同类别的模具的可靠性行为，已经在晶圆排序。该工艺不仅节省了大量成本，而且可以根据可靠性要求定制供应以满足各种应用的市场需求。

设备混合和匹配

然而，左移装箱的另一个好处是更复杂的芯片从单片设计迁移到使用多个芯片的设计，每个芯片可能执行最终产品一半的功能。两个或更多的芯片封装在一起，作为一个更大的单芯片设备运行。这种方法已经在FPGA供应商中很流行，并且在高端mpu中越来越受欢迎。这些小芯片在打包之前必须相互快速匹配，Proteus可以比现有的方法更经济有效地完成这项任务。

这是一个节省大量资金的机会

长期以来，晶圆分类装箱一直是制造商的梦想，但在大多数情况下，它要么成本太高，要么太难执行。今天，有一种新的方法，通过深度数据分析，在晶圆排序时执行装箱，同时增加装箱的分辨率。

这给芯片制造商带来了几个好处，因为不可用的材料不需要封装。这不仅可以降低销售成本(COGS)，还可以改善库存周转，因为它可以减少成品库存(FGI)，并且允许制造商更好地将库存与市场需求相匹配。不立即需要的芯片可以以晶圆的形式保存在一边，或者放在芯片库中，等待合适的市场发展，然后再进行封装。

这是一个简单的解决方案，提供了一个正在进行规模扩张的行业迫切需要的净成本节约。