平面缩放是精疲力竭了,即使在技术上成为可能。
物理是一个无情的主人。而半导体行业一直积极开发新的晶体管结构,互联新材料和衬里战壕,和新的方法来缓解拥堵金属在最低水平,它还一直玩游戏加速此起彼伏。当一个问题出现,解决这个问题绝不是完整和更多的问题出现在其他地方。
寄生在每个新节点越来越挑战。实际上,过去问题处理的后端设计到制造流程现在搬到前端。左移位现在不仅仅适用于验证和调试。现在适用于一切,从多组分的系统,需要预先模拟电路老化对信号完整性的影响。
5和3 nm时可能发生从制造的角度来看——甚至还有计划增加CFETs和CNFETs 2和1 nm,分别——更大的问题可能是多长时间以及这些芯片功能可靠,以及持续多长时间。在EDA工具和制造设备已经达到了一个顶点在技术方面,电子隧道效应等问题,与年龄相关的信号漂移和电磁干扰成为一阶问题。
这是一个讨论的话题设计方面有一段时间了。很好理解,模拟电路不受益于萎缩,特别是到个位数纳米领域。但低于7海里,模拟电路,数字电路开始像越来越多的量子效应。
根本没有足够的绝缘防止噪声干扰信号。影响某些关键电路可以放在一个死,和它的影响决定了多远将某些数据限制可能的中断。这可能没有near-memory或内存中计算的初始目标,但它可能是一个司机在接下来的几个节点。
噪声的方法有许多种。有噪音功率、热、电磁干扰,基板和开关,有噪声的环境中使用先进的芯片时在汽车或云AI的应用程序。都是有关5 nm和下面,每个新节点电介质变薄和薄设备的敏感性增加。
或者从另一个角度公差收紧在整个设计和减少保证金来解决它。保证金现在预算在系统层面上,这系统远远超出一个芯片,因为它影响更大的系统或系统的整体功能的系统。但即使利润可以在一个更大的系统级,它可能影响性能在纳米水平。
低于5 nm,量子效应越来越成问题。晶圆厂多年来一直处理量子效应。是打印在死的时候,它转变的原因,没有人能解释。在大多数情况下,集成电路设计世界一直不受这些影响通过限制性铸造厂强加的设计规则,但在5 nm和下面,这些效应需要考虑预先设计,因为1转变是无关紧要的40 nm可以造成重大问题3海里。很难设计严格规范,直到这些影响是更好的理解和包含在EDA工具,到目前为止,还没有这个行业的首要任务。
作为一个整体,这并不制造进展缓慢,但从根本上改变它。芯片还会更快,使用更少的电力比过去,但不是一切都会打包到一个死。每个主要的铸造和包装的房子已经认可这一转变来了,和他们发展一系列multi-die包装选择。市场的发展已被证明在体积。甚至最坚定的支持者不断萎缩已经认识到并不是所有需要发达国家在同一节点。
所以平面soc是否仍然大规模生产在3或2 nm,或他们是否越来越multi-die实现,包括3和2 nm逻辑不清楚。但物理绝对是迎头赶上平面扩展,和在某种程度上接下来的几个节点市场将认识到下一个节点一个节点太远——至少对所有正在打包到一个死。
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好文章,艾德。注意,原子实际大小,约0.25 nm,通常情况下,原子和硅的晶格常数2单元细胞是0.54海里。所以年底10%六西格玛CD变异在望!