2.5 d降低成本?

有半导体行业内不断努力降低成本,直到现在,摩尔定律提供了一个简单的路径,以使这个。采用每个小节点,晶体管是便宜,但情况已不再是这样,在解释道最近的文章。这个行业需要找到新技术来实现这一点,有些人期待2.5 d集成作为一个最有可能实现这个角色。然而一些技术和经济障碍有待克服。

成本是一个主要的力量在整个流从半导体IP。“半导体行业有35年的光荣传统每年给客户12%的折扣,“说,公司的首席执行官Kilopass技术。“我们的顾客以同样的方式的影响。他们预计将给这些顾客折扣。”

今天,许多企业使用包上包集成几个死在一起(流行)技术。包括倒装芯片,芯片被安装在另一个之上,这种技术已被证明非常受欢迎的处理器和内存的组合。这更加严格的技术究竟能走多远之前添加一个插入器吗?

带来的好处可能是巨大的。“包上包(流行),2.5 d(插入器)和三维集成电路有很大的承诺时,降低成本的系统异构组件需要一个高水平的连接,集成和低功率,”Kevin Kranen说,战略联盟主任吗Synopsys对此。

我们已经看到的例子在FPGA空间堆死在硅插入器增加了产量和降低成本而使用一个更大的死亡。Kranen谈到许多移动设备已经使用流行集成应用处理器,内存和基带。“还有其他几个市场甜蜜点包装可以降低成本的解决方案的重要组成部分与单片硅集成。”

的一个主要原因为什么越来越多的逻辑已经被集成到一个大型SoC是降低成本,但即使是当今普遍使用的节点,这就是应用程序需要提出重大挑战除了数字逻辑电路。模拟电路并不以同样的方式。“2.5 d打开更多的混合信号设计,门“说安南Haque,物理设计副工程副总裁突触的设计。“你将能够优化为目标的每个芯片的设计。模拟和PMU可以在流程优化了这个任务,你不需要把它到其他技术。这将提高长期成本。记忆也是如此。”

光电带来了更大的挑战。”组件,如调节器的10微米的年代。波导的宽度会从100纳米到1µm,”胡安·雷伊说,工程主管Calibre刚果(金)的应用程序导师图形。“这个不匹配组件大小是一个原因为什么有些公司认为,正确的方法是使用倒装芯片集成组件(如激光技术,或者最终2.5 d或3 d栈死去。”

“2.5 d将是非常大的,”帕特里克Soheili说IP解决方案的副总裁和总经理和业务发展副总裁eSilicon。“叠加记忆使用插入器是一个有趣的办法权力系统和性能的系统。tb的带宽,降低界面问题,多少的力量被消耗,只是一些优势。”

传感器、模拟和光学过程,如早些时候可能会继续40 nm平面很长一段时间,然而,紧密结合的好处仍然可以通过2.5 d集成。但大多数人的成本仍然过高,使飞跃。“今天,性能比不存在,但有很多活动,“Soheili说。

首席执行官查理JanacArteris今天确定四个原因成本过高,即:

• 死已知独立工作可能不会一起工作。这意味着新的风险收益和成本。
• 今天死集成成本高,需要了。multi-die集成的经济总是与单一模竞争解决方案。
• 流程相关问题2.5和3 d必须制定出来。有一件小事让2.5 d工作和经济工作。
• 很少有公认的死集成标准。标准应该降低成本,减少风险。

我们将研究这些问题和看一些解决方案,今天还在进行中。

测试
即使所有的死被集成在一个芯片好,插入器仍然需要测试,然后整个系统测试后再组装。但是测试插入器创建的问题。这是因为测试需要访问双方的插入器,这是一个条件,很少是正确的,因为它可能会屏蔽的薄圆片支持系统(tws)。“正在努力摆脱乌云已知的好死(KGD)和走向很好死(PGD),“哈维尔DeLaCruz说eSilicon工程公司的高级主管。“PGD是那些可以被测试,哪些是足够好的整体产量而不需要接触微观疙瘩。”

测试是另一个问题。“内建自测(阿拉伯学者)功能必须部署,不仅有效地整合IPs,整个死了,“Janac说。要做到这一点,“我们需要标准和inter-chip链接技术将成为比今天更重要。”

Multi-die经济学
有相当多的技术障碍,制定包括那些与插入器的瘦。“不仅仅是一个经济规模的问题,”布兰登·王说,工程组主任节奏。“通过硅通过所需的晶片稀疏过程(TSV)影响产量,这意味着成本增加,”

资深的工程总监哈维尔·克鲁斯肯eSilicon公司同意:“房间里的大猩猩是变薄硅晶片处理插入器。行动正在为备用插入器技术材料成本较低但更重要的是较低的处理成本。”

但插入器有明显的直接成本问题。“硅插入器通常是一个非常大的65纳米死,”解释Marco Casale-Rossi高级职员在设计群Synopsys对此产品营销经理。“硅销售面积,所以这可以超过100%的开销。然后,tsv蚀刻过程——显著增加与标准晶片成本。”

一个自然的问题是为什么插入器必须薄如果这将创建处理问题?托马斯•Uhrmann业务发展主任电动汽车集团解释说,“tsv通常需要瘦死,以限制房地产消费tsv。通过对于一个给定的长宽比,更薄的死导致较低的区域消费,因此细晶片处理使小螺距和高密度tsv。”

的TSV新技术也有与之关联的问题。TSV互联的可靠性是影响热诱导应力系数之间的热膨胀不匹配造成的互连金属和硅衬底。电动汽车集团开发了一个潜在的解决方案,适用于光刻胶和其他功能聚合物和TSV几何图形作为应力硅和铜之间的缓冲。

模拟热诱导应力的分布在不同的TSV设计。最上面一行显示一个TSV薄环形金属衬里(d = 10µm)。中间行描绘了形变场影响缓冲的薄(d = 5µm) BCB聚合物衬里之间的金属和硅矩阵。在这两种情况下的热诱导应力研究在100°C通过直径和深度的tsv 50µm和150µm,分别。电动汽车集团的礼貌。

过程问题
事情可能出错在大会期间,尤其是在不同的部件来自不同的铸造厂和这将创建一个尚未解决的问题。半导体工程写地盘争夺战在半导体制造企业和外包之间的半导体装配和测试服务提供商(OSATs)主导IC封装和测试。但它可能是半导体公司更容易转移到比反过来OSAT地盘;尽管他们可能想保留利润用来制造而不是OSATs的较小的利润。

“不同的载波技术,如临时键可以使用,但是谁会脱胶,“Uhrmann问道,“瘦芯片处理一直是一个问题。这些类型的问题解决之前,我们可能会看到内部半导体公司想这样做。”

这个过程包括必要的EDA工具的另一个方面来创建这样的系统。“EDA行业进行了合作研究的努力导致2.5 d-ic设计和验证流资格在台积电,GlobalFoundries,等等,”Casale-Rossi说。“然而,答案还为时过早,如果额外的工具是必要的,这将会由客户需求和商业方面的考虑。”

其他人认为需要新的工具,特别是在领域的建模和分析。最近出版的一本“为3 d ICs和插入器设计和建模Madhavan Swaminathan和Ki晋汉(提供全面审议)揭示了许多建模方面的tsv。“考虑tsv的电响应,这是由其物理尺寸如直径、高度、厚度、氧化沥青,形状(圆柱或圆锥)和材料(铜、钨、氧化物和硅)。这些结构和材料特性不仅影响他们的电响应,也影响他们的机械和热性能。”书中包含的概念都是商业化的系统设计。

标准
标准提供一个基础,可以关注很多人的努力和组织。但当标准创建过早扼杀创新。“标准需要出现并被证明是在市场上,“Janac说。他指出,宽的I / O作为一个新兴的SoC标准的一个例子动态随机存取记忆体集成。然而,看来这可能没有准备收养,报道更严格的记忆的选择6月。

另一个标准被开发3 d测试允许访问设备内的堆栈。而不是严格必需的2.5 d,这一标准将使不同的测试结构连接在一起,以提供一个协调的方式在外部针2.5 d的结构。的IEEE 1838工作组目前正在开发这一标准。

引爆点
“音量会导致成本被挤出的插入器的创建和集成,“Uhrmann说。“大多数生产商试点行启动和运行,都似乎在等人把开关。当第一个,行业将跟随,然后会有压力降低价格。所以,问题是会引发什么体积?它必须有足够的数量和需要的技术。如果有人说我们真正需要它,然后整个行业将会改变。”

Janac表示同意。“容量的应用程序需要驱动市场。一些可能性包括现代高端移动应用程序处理器耦合,模拟/数字消费,汽车和服务器处理器的FPGA或CMOS传感器耦合的应用程序处理器数码单反相机和高端智能手机相机。”

但这些定义一个实际需要。说:“这是一个安全问题,伯纳德·墨菲,首席技术官Atrenta。“人们黑客的外部接口记忆,还有公司流水线AES核心DDR银行,这样内存和处理器之间的数据是加密的。如果你去一个2.5或3 d建筑,那么你不必这样做。”

“现在成本不是一个限制因素对于物联网应用,如,“说,首席技术官超音速。“自从2.5 d可以改善形式因素,减少电力消耗,这将是对物联网应用的可穿戴的吸引力和其他非常低功耗的应用程序。这些应用程序需要不同的集成传感器、无线和计算技术不适合单模拉集成——无论是从工艺和设计成本的角度。”