强调异质性增加负担OSATs和铸造厂,确保一切工作如预期在一个包中。
将各种芯片或硬化的IP块放入一个包而不是试图把他们塞进一张芯片继续前进。但它也是创造自己的一组问题验证和测试这些设备。
这个问题很好理解的soc,一切都集成到一个单一的死。看着从30000英尺的角度来看,包装有点像穿越一个SoC PCB。但是有很多新的问题蔓延到包装需要理解,最终标准化和自动化。
第一,有这么多实验先进的包装,并没有单一的最佳选择。有multi-chip模块、systems-in-package扇出,扇入,2.5 d, 3 d IC, package-on-package,直接债券,以及无封装解决方案。有多种口味的每一个,可随芯片和IP包中含有什么,哪些应用程序被针对。此外,有多种类型的包,以及不同的互连材料和焊接/脱胶方法,所有这些影响热力和结构应力、质量随着时间的推移(即可靠性)和退化衰老和其他因素。所以理解一种包装无法保证另一种类型的包将完全相同的行为。
第二,EDA工具和流在这方面是不完整的。有一系列非常有能力布局,place-and-route和仿真工具从芯片到包底物。有工具来跟踪不同的IP(软、硬)版本和特征。但有很多可能性在包装时,很难选择一个起点。在单个芯片一个包可以使用所有相同的设计和调试技术可用于单个16/14nm ASIC,添加更多的芯片在近距离可以创建各种各样的噪音和热量等副作用难以评估。
第三,这就更加复杂了,因为什么是一个已知的规格好死在董事会是不同的比什么是一个已知的好死在一个包。SoC供应商一直在为这个很多年了,因为用例移动设备可以有很大区别消费者从一个到另一个地方。可以限制性能,或者坏的情况下会导致致命错误。芯片的行为在不同的用例包会有很大的波动,并根据高级包的类型,调试有很少或没有先例。这是不一样的把芯片电路板,甚至老反水雷舰。距离更短,可以更高的时钟频率,和热迁移会导致翘曲和压力在不明显的地方。
第四,测试是更加困难比其他人在一些包,因为并不是所有的领导接触。测试方法和设备的发展与新包装选项,包括从内建自测(阿拉伯学者),这很好理解,系统级测试,这是相对较新。但随着预处理和后期制作所需的统计分析将数据和我的数据和地图的问题和趋势。这需要很多工作的后端流程,并更好地理解如何在前端数据会影响质量。
有很多努力进行添加一些结构和可预测性到先进的包装,从扇出反水雷舰2.5 d流。和有很多技术原因考虑先进的包装,包括更好的性能,较低的权力和灵活性形式因素,上市时间和总成本。推动了许多先进的包装方法成为主流服务器和网络芯片,各种记忆,甚至智能手机和显卡。
但这并不是简单的把IP块或芯片串在一起基于可用在任何时候。确保一切工作正常在一起仍然是一个挑战,特别是当不同供应商提供各种芯片在一个包中。虽然在许多方面工作正在进行中,以简化这个过程通过缩小选项的数量,还有许多工作要做。
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