没有人真正知道,这应该让每个人都紧张。
前28纳米半导体路线图是如此预测。每两年你可以保证特性将缩小,直到没有更多的原子离开了。
两个大东西,很多小的事情后,轨迹看起来更不确定。
大事情一边是明显culprits-EUV延迟,和RC延迟造成的细电线。这是艰难的科学。问题是复杂的,进步是慢得令人沮丧,甚至最好的来自世界各地的工程团队在这些问题上的合作。
问题1号。极端紫外线光刻技术已经准备好当它最初计划上市,在45 nm制程或至少28 nm,一个主要问题将会得到解决。是否也有大批的怀疑者EUV将7点甚至nm-with准备定义为一个可接受的合理的成本每小时的晶片数量。在7海里,它甚至可能EUV需要双模式,在5 nm它可能需要四模式(双双模式),或三模式。
那听上去太糟糕了,直到你意识到193海里浸没式光刻技术可能会要求以5 nm, octa-patterning高达8需要不同的颜色。这就是为什么这个行业仍然是支持EUV。只有三个主要的颜色,加上白人和黑人,所以该行业将与色调的颜色。全方位视觉突然将成为一个重要的先决条件。
问题2号。电线不要规模。它们变得更长和更薄,周围有那么多拥挤的记忆,一开始只是一个RC延迟problem-electrons不够迅速穿过线和发热的方法是现在分裂成一捆的新问题。信号完整性是最明显的,但是有问题过早电路老化、热失控,防静电,电迁移和噪音绝缘和电力不足。
有各种各样的其他问题,。加旁注/ guard-banding行不通高级节点,这是一个问题对于任何芯片设计为多个套接字。Guard-banding是有用的原因。首先,它的速度设计tapeout。另一方面,它简化了设计过程,因为它建立在保障措施,以防被忽视的东西,在一个复杂的SoC是非常可能的。第三,它增加了灵活性的设计,这样他们就可以被用于多个套接字。
如果芯片不能在多个地方使用,它必须产生足够的音量或定价胚根端胚乳投资高到足以。首次硅和correct-by-design是伟大的概念,但它们更难实现新节点的原因从过程的可变性优化工具,只能随着时间的推移和经验。与压缩设计时间表,时间是在极端的压力下和经验几乎是不存在的。
有其他几块拼图,。包装现在需要考虑整体设计的一部分;动态功率变得更加的问题在每个新节点;和量子效应开始整个方程增加不确定性。
所以你与finFETs gate-all-around隧道场效应晶体管或场效应晶体管,或者是一个平面的解决方案与FD-SOI 14 nm足够好吗?或一堆死,这提出了一组不同的问题。
所有通向的是这个问题,在10纳米是什么?最明显的答案是7海里,但无论是正确答案还有待观察。有很多变量,从科学到工程业务。现在,有很多悬而未决的问题在所有这三个地区。第一次有一个缺乏可见性在他们的下一个什么,这尤其令人生畏的,因为它们都是相互依存的。使它很难定义进步和预测半导体行业应该将下一个非常昂贵的押注。
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