周评:设计,低功耗

并购
NXP将收购迈威尔公司的wi - fi连接业务的现金、资产交易价值17.6亿美元。该协议包括wi - fi和蓝牙技术的投资组合和相关资产;业务在全球拥有约550人。该交易预计将在2020年日历Q1。

工具
节奏公布了数据center-optimized fpga原型系统,氕X1,提供multi-MHz速度对早期软件开发,硬件/软件回归和全系统验证。可伸缩的32架,它利用Xilinx Virtex UltraScale VU440并提供5 mhz billion-gate single-FPGA设计设计和100 mhz。它还包括一个统一的前端与钯Z1仿真平台。英伟达部署氕X1早期软件开发的大容量gpu。

Synopsys对此揭示了一个新的pre-silicon full-chip-scale参数化设计分析工具。PrimeYield快速使用统计方法和机器学习技术,该公司表示提供了快1000倍的性能比蒙特卡洛静态时序分析。使用核心引擎的黄金时段验收和HSPICE仿真工具,它能够识别和驱动优化yield-impacting细胞引起的统计相关性和敏感性不同的设计变化,如电源电压下降或制造变化。

导师添加Calibre的侦察功能工具快速物理验证块和IC设计在早期发展阶段当刚果民主共和国大数量的错误是常见的。功能目标选定类的错误与系统性问题常见的早期设计开发和提供柱状图,一个SoC“热图”和过滤/排序功能。

Silvaco拔开瓶塞一个可伸缩的IP特性和建模工具。中提琴10 x的建模和描述标准单元库、I / O板电路和数字记忆设计针对纳米流程节点。它自动执行静态结构分析在晶体管级网表的标准细胞和复杂的自定义或宏和包含SmartSpice模拟器和Jivaro-A还原技术。

Synopsys对此更新其连续验证平台,增加更多的本地集成在工具提供5 x验证性能高。包括更快的加载仿真和调试;静态验证、仿真和调试集成;一个编译和智能故障注入和调度形式和功能资格;和综合VIP、模拟和仿真支持统一的设计和testbench编译和低延迟的接口。

知识产权
手臂首次亮相一套手臂目标机器学习和神经网络功能的IP。前两个处理器在家庭关注手机:手臂毫升处理器提供超过4.6顶部2进一步提升x-4x有效吞吐量在通过智能数据管理的实际使用情况,而对象检测(OD)处理器设计有效地识别人们和其他对象的实时检测全高清处理60 fps和改进性能比传统的需求方。

BrainChip首次亮相其Akida神经处理核心(NPC) IP目标AI边缘设备。Akida大会党IP提供了飙升的神经形态结构神经网络,包括多种训练模式,推理和非监督学习ASIC设计。一个开发环境也是可用的。

M31技术的MIPI D-PHY RX和TX IP内置,硬CSI-2控制器集成成Efinix的揣恩FPGA平台。单向链接的集成提供了多套每链接到六Gbps AI-driven FPGA市场提供高带宽的接口。

抑扬顿挫的全流式数字和结果的工具支持新手臂Cortex-A77 CPU的高性能、高效率的移动应用程序和一个完整的7海里快速应用套件(爱你),利用手臂7海里流行的IP库是可用的。

Synopsys对此宣布快速入门套件(qik)实现手臂Cortex-A77和Cortex-A55 7纳米工艺使用手臂工匠物理IP和流行的IP。Synopsys对此设计平台已经优化了手臂的Cortex-A77 CPU和GPU Mali-G77。

标准
的作为PCIe 5.0标准已发布的一种总线标准团体。最新版本可以达到32吨/ s原始比特率和128 GB / s通过x16配置。它还实现了电改变来提高信号的完整性和力学性能连接器,有一个新的向后兼容的杰姆连接器针对插件卡片,并保持向后兼容性。

交易
Mellanox技术采用ANSYS的电源完整性和可靠性的签收finFET高性能网络解决方案的设计,包括以太网和InfiniBand互连的解决方案。Mellanox引用增强能力、精度和灵活的资源利用块和全芯片平面结果分析。

AMD使用导师的Calibre nmDRC软件平台的物理验证7海里Vega20 Radeon本能。在Azure上运行的虚拟机使用69 HB-series由4140 AMD EPYC处理器,通过为13.2 ~ 10小时b晶体管设计。

瞻博网络采用Synopsys对此的IC编译器二世place-and-route融合先进的新一代7海里SoC数以十亿计的晶体管组成的网络设计。Juniper引用面积减少6%和14%的电能节约以及生态周转时间减少40%以上。

eSilicon选择ANSYS的下一代system-in-package多重物理量的解决方案设计。eSilicon引用重要产品性能、可靠性和成本节约。

Astera实验室利用Synopsys对此的融合设计平台,验证连续平台,设计服务运行在AWS为异构计算开发其作为PCIe 5.0调整时间和工作负荷优化服务器。Astera实验室引用一个加速开发进度表云上使用的工具。

事件
DAC 2019:6月2 - 6在拉斯维加斯,NV。会展包括一系列的跟踪,包括去年的机器学习/人工智能。显示层,设计基础设施巷将返回第二年。免费注册现在开放参加展览、演讲,由阿凡达集成系统,ClioSoft Truechip。

西方ES的设计:7月9 - 11在旧金山,新的会议侧重于IP, EDA,嵌入式软件、设计服务和基础设施。还有一个专门的会议,将会有演讲和面板显示层。委托人提出的联盟,会议是与西方半导体共存。